接口技术芯片信息.docVIP

8251A串行接口芯片 一、8251A主要管脚的含义 TxD：数据发送端，用来输出串行数据。 TxRDY：发送器准备就绪信号。当发送缓冲器空（状态字D0位为1）、TxEN（命令字D0位）=1且CTS=0时，该引脚为1，CPU可将新的数据写入8251A。采用中断方式时，该信号可作为中断请求信号。 TxEMPTY：发送器空闲信号。TxEMPTY=1，则发送移位寄存器空；TxEMPTY=0，则发送移位寄存器满。 TxC ：发送时钟，由外部输入。在同步方式下，TxC的频率等与发送数据的波特率；在异步方式下，TxC的频率可以是发送波特率的1、16或64倍，具体的倍数可由用户编程决定。RxD：数据接收端，用来接收外部输入的数据。 RxRDY：接收器准备就绪信号。当接收缓冲器中已经装配好一个完整的数据字节时，RxRDY变为高电平，用来通知CPU读取数据。当CPU用输入指令取走数据后，8251A便立即将RxRDY位置0。采用中断方式时，该信号可作为中断请求信号。 SYNDET/BRKDET：同步检测/间断检测信号 内外同步的区别在于帧同步。内同步时，收方通过搜索同步字来判定一个帧的开始；外同步时，收方通过判定自己SYNDET引脚是否被置位来判定一个帧的开始,这个置位由发方在开始发送一个帧的时候完成。 RxC ：接收时钟，外部输入。 RESET：复位信号。当该信号为高电平并持续6个时钟周期以上时，8251A被复位，收发线路均处于空闲状态。 CS：片选信号，输入，低电平有效。若CS为高，则D0~D7为高阻状态。 C/D：控制/数据信号，输入。当C/D=1时，数据总线上传送的是控制字、命令字或状态字；当C/D=0时，数据总线上传送的是数据。 RD、WR：读、写控制信号，输入，低电平有效。RD有效时，表示CPU正在读取接收缓冲器的数据；WR有效时，CPU正将数据写入发送缓冲器。 CLK：接收外部时钟源的时钟信号，用来产生8251A的内部时序。在同步方式下，CLK的频率要大于波特率的30倍；在异步方式下，CLK的频率要大于波特率的4.5倍。 DTR（Data Terminal Ready）：数据终端就绪信号，输出，低电平有效。它由命令字的D1位置“1”变为有效，用以表示CPU准备好进行数据传送。 DSR（Data Set Ready）：数据装置就绪信号，输入，低电平有效。它是的应答信号，有效时表示MODEM或外设已准备好发送。CPU通过读取状态寄存器的D7位来检测此信号。 RTS（Request To Send）：请求发送信号，输出，低电平有效。它由命令字的D5置“1”而变为有效，用以表示CPU已准备好发送数据。 CTS（Clear To Send）：清除发送信号，输入，低电平有效。它是MODEM的应答信号，有效时表示MODEM或外设已做好接收数据准备。 二、8251A初始化：方式字各位的含义。8251A的基本内部结构。 8259A中断芯片 一、8259A主要管脚的含义 D7～D0：双向、三态数据线，可与系统的数据总线直接相连。 WR：写控制信号，输入，低电平有效。与控制总线上的信号相连。 RD：读控制信号，输入，低电平有效。与控制总线上的信号相连。 CS：片选信号，输入，低电平有效。CPU的高位地址经地址译码电路选中它。 INT：中断请求信号，输出，高电平有效。是8259A向CPU输出的中断请求。 A0：地址选择信号，输入，用来选择内部端口。8259A只有两个端口地址，常把A0=0所对应的端口称为“偶端口”，把A0=1所对应的端口称为“奇端口”。当8259A与8位CPU8088相连时，其A0其可直接与8088的A0线相连。 INTA：中断响应信号，输入，低电平有效。接收来自CPU的中断响应信号INTA。 IR7～IR0：外设向8259A发出的中断请求信号，输入，高电平有效。接收来自外设接口发出的中断请求。 CAS2～CAS0：级联信号线，双向。当8259A作为主片时，为输出线；当8259A作为从片时，为输入线。 SP/EN：主从片设定/允许缓冲信号，双向双功能，低电平有效。当8259A工作在缓冲模式时，该引脚输出一个EN信号去控制外部缓冲器；当8259A工作在非缓冲模式时，该引脚作为输入用来接收一个SP，SP=1表示8259A作为主片工作。 二、8259A级联时的接法 计数器定时器 一、8253的特性 8253采用+5V单一电源，24引脚DIP封装 （1）片内具有3个独立的16位计数通道 （2）计数频率（CLK时钟频率）为0～2.6MHz （3）每个通道独立定时或计数，可以按二进制或BCD计数 （4）每个通道可编程设定6种不同的工作方式 （5）可由软件或硬件控制开始计数或停止计数 （6）所有输入/输出引脚与TTL兼容