触发器-数字电路与逻辑设计.PPT

★两点说明： 4.3 触发器的逻辑功能及其描述方法 1. 置位端（Set）和复位端（Reset） 带异步置位端和复位端的同步RS触发器电路 带异步置位端和复位端的同步RS触发器电路的逻辑符号 1 0 正常工作接“1” 正常工作接“1” 4.3 触发器的逻辑功能及其描述方法 2.数据输入端(如J、K、D)有时不止一个，而是有多个，这时各输入端之间是“与”的逻辑关系。 多输入端主从JK触发器电路 多输入端主从JK触发器的逻辑符号 4.3 触发器的逻辑功能及其描述方法 ★分析触发器工作的要领 (1) 注意信号的传输方向。每一个触发器除了输出端Q和Q 外，其余均为输入端（如S D、RD 、S、R、CP、J、K、D等）。 (2) 注意触发器是主从型的，维持－阻塞型的，还是同步型的，以明确触发器的触发翻转时刻。 (3) 画波形时要分两步： 第一步：找到触发器SD 、RD的输入波形，并注意该波形的下降沿，如果是低电平，则立刻置位或复位； 第二步：若当触发器SD 、RD为高电平，则找到时钟脉冲的触发沿，观察该时刻输入信号，就可由触发器逻辑功能决定其输出状态。 4.4 集成触发器 4.4.1 集成JK触发器 常用集成JK触发器的型号 * 主从JK触发器7472的逻辑符号 4.4 集成触发器 主从JK触发器7472的管脚图 4.4 集成触发器 4.4.2 集成D触发器 常用集成D触发器的型号 7474的逻辑符号 4.4 集成触发器 7474的管脚图 7474的功能表 4.4 集成触发器 例：电路如图所示，试画出输出端波形，若CP频率为f，则Q1和Q2的频率是多少？ 解： 波形如图所示 若CP频率为f，则Q1的频率为f /2和Q2的频率f /4。 * 4.5 触发器逻辑功能的转换 D触发器和JK触发器比较常用，具有很多中、小规模集成芯片。而T触发器和RS触发器则没有单独芯片。若需要则可以D或JK触发器转换通过一些连线或附加一些门电路，可方便地从一种功能的触发器转换成另一种功能的触发器，关键是要找出被转换触发器的激励条件，也就是驱动方程 。 例4.5.1 试用D触发器来构成JK触发器。 解：D触发器和JK触发器的特性方程分别为： 则 电路连线 4.5 触发器逻辑功能的转换 例4.5.2 试用D触发器来构成T触发器和T′。 解：D触发器、T触发器和T′的特性方程分别为： 则 * 4.5 触发器逻辑功能的转换 例4.5.3 试用JK触发器来构成D触发器。 解：JK触发器的特性方程： 比较得： 电路连线 * 4.6 触发器的电路结构与逻辑功能的关系 触发器的电路结构和逻辑功能是两个不同的概念，前者是实现后者的具体电路结构形式，两者之间没有必然的联系。实际上，同一种逻辑功能的触发器，可以用不同的电路结构来实现。反过来说，用同一种电路结构形式，也可以构成不同逻辑功能的触发器。 JK触发器 主从JK触发器 边沿JK触发器 维持阻塞结构的边沿触发器 JK触发器 D触发器 * 4.7* 触发器的动态特性 为了保证触发器在动态工作时能可靠地翻转，输入信号、时钟信号及其在时间的相互配合上应满足一定的要求。这些要求主要表现在对建立时间、保持时间、传输延迟时间和最高工作频率的限制上。 1. 建立时间tset 为使触发器按预计状态翻转，要求输入信号在时钟脉冲有效边沿到来之前提前一段时间建立起来，这段提前时间称为建立时间tset。对于7474 tset≤20 ns 。 2. 保持时间th 在时钟触发沿到达后，为保证触发器正确翻转，要求控制输入信号不是立即撤除，而是再保持一段时间，这段时间称为保持时间th，对于7474 th=5ns 。 4.7* 触发器的动态特性 3. 传输延迟时间 从时钟脉冲触发边沿算起，到触发器建立起新状态的这段时间，称为触发器的传输延迟时间。它包括下列两个参数： （1） tpHL—从时钟触发沿开始到触发器输出端由高电平转变为低电平的传输延迟时间。 （2） tpLH—从时钟触发沿开始到触发器输出端由低电平转变为高电平的传输延迟时间。 注：tpHL与tpLH是不相等的。例如，对于7474，tpHL≥40ns，tpLH≥25ns。 4. 最高时钟频率fmax 4. 最高时钟频率fmax 4.7* 触发器的动态特性 当触发器接成T′触发器时，为保证可靠翻转，其时钟频率不得高于某一上限值，该上限值即最高时钟频率fmax。 数据手册上一般给出下列两个个极限参数来间接给出fmax (1) 时钟高电平持续时间最小值twHmin。 (2) 时钟低电平持续时间最小值twLmin。 fmax=1 /(twHmin+twLmi