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第五章 基本运算逻辑和它们的 VerilogHDL 模型 第五章 基本运算逻辑和它们的 Verilog HDL 模型 前言 复杂的算法数字逻辑电路是由基本运算逻辑、数据流动控制逻辑和接口逻辑电路所构成的。对基本运算逻辑的深入了 解是设计复杂算法逻辑系统电路结构的基本功。虽然 Verilog 硬件描述语言能帮助我们自动地综合出极其复杂的组合 和时序电路，并帮助我们对所设计的电路进行全面细致的验证，但对于速度要求很高的特殊数字信号处理电路，其结 构还是由设计者来定夺。为了提高算法的运算速度除了提高制造工艺技术外，逻辑结构设计是最重要的环节。而设计 出结构合理的基本运算组合电路是算法逻辑结构设计的基础，只有深入理解复杂组合电路的许多基本特点，才有可能 通过电路结构的改进来提高算法逻辑系统的基本时钟速度，为结构合理的高速复杂算法的数字逻辑系统的构成打下坚 实的基础。这部分知识应该是数字系统和计算机结构课程讲述的内容，为了使同学们能熟练地把学过的基础知识运用 到设计中去，有必要在这里把提高加法器、乘法器速度的电路结构原理和方法简单地复习一下，并把流水线设计的概 念也在这一章中引入。希望同学们能灵活地把这些电路结构的基本概念应用到设计中，来提高设计的水平。 5.1 加法器 在数字电路课程里我们已学习过一位的加法电路，即全加器。它的真值表很容易写出，电路结构也很简单仅由几个与 门和非门组成。 X i Y i Ci - 1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 表 5.1 一位全加器的真值表 表中 X i 、Y i 表示两个加数，Si 表示和，Ci - 1 表示来自低位的进位、Ci 表示向高位的进位 。从真值表很容 易写出逻辑表达式如下： Ci = X i Y i + Y i C i - 1 + X i Ci - 1 Si = X i Ci + Y i Ci + C i - 1 C i + X