第七讲 VHDL混合输入法.pptVIP

第七讲 VHDL硬件描述语言_5;1、原理图与VHDL混合输入法设计;一、同步计数器的设计。 所谓同步计数器，就是在时钟脉冲的控制下，构成计数器的各触发器状态同时发生变化的那一类计数器。 异步复位：是指复位信号一有效，计数器的计数值清0，进位输出清0. 同步复位：是指复位信号有效，且时钟脉冲正是上升沿（或下降沿）时，计数器的计数值和进位输出清0.;例1：设计一个具有异步复位的1位十进制计数器，VHDL程序为counter_1.vhd，并使用Quartus II进行仿真。 设计思路： （1）确定端口引脚： ;异步复位的1位十进制计数器的仿真时序图;二、七段显示译码器的设计 七段显示译码器是将1位十进制数码译成数码管对应的a-g七段显示信号。它有两种连接方式，共阴极和共阳极连接。 设采用共阴极连接，则‘1’使对应的二极管亮，‘0’使对应的二极管灭。 例2：设计七段显示译码器的VHDL程序。;七段显示译码器的设计思路：;7段数码显示的仿真时序图;例3：用原理图，VHDL混合方式设计2位十进制数的计数显示译码电路。 第一步：生成1位十进制计数器电路的元件。方法是点菜单File-Create/Update-careate symbol files for current file，为当前选中的VHDL文件建立元件符号; 第二步：生成7段数码管的元件符号，方法同上; 第三步：新建一个原理图文件，设计2位十进制数的计数显示译码电路，调用上2步生成的元件，包含2个计数器，2个七段显示译码器，原理图文件名为cntdip.bdf; 第四步：编译； 第五步：仿真。;电路图;例4：用元件声明和例化的方法重做例3，并用Quartus II进行功能仿真。;library ieee; use ieee.std_logic_1164.all; entity cntdisp_2 is port(clk,rst:in std_logic; y0,y1:out std_logic_vector(6 downto 0)); end cntdisp_2; architecture one of cntdisp_2 is component counter_1 port(clk,rst:in std_logic; q:out integer range 0 to 9; cout:out std_logic); end component;--元件声明 component sec7 port(d:in integer range 0 to 15; y:out std_logic_vector(6 downto 0)); end component;--元件声明 signal q0,q1:integer range 0 to 9; signal c0,c1:std_logic; begin u0:counter_1 port map(clk,rst,q0,c0);--元件例例化 u1:sec7 port map(q0,y0); --元件例例化 u2:counter_1 port map(c0,rst,q1,c1); --元件例例化 u3:sec7 port map(q1,y1); --元件例例化 end one;;生成的RTL图;思考题