第3节 基本逻辑电路VHDL设计.pdfVIP

第 3 章 基本逻辑电路设计 第3章 基本逻辑电路 VHDL 设计 在第一章中，对 VHDL 语言的语句、语法及设计的基本方法作了介绍。本章将给出 常用的基本逻辑电路的 VHDL 语言描述以及用 FPGA EPRESS 综合后的原理图，以方便 读者学习和使用。 3.1 组合逻辑电路设计实例 3.1.1 基本门电路 基本门电路用 VHDL 语言来描述十分方便。为方便起见，在下面的两输入模块中， 使用 VHDL 中定义的逻辑运算符，同时实现一个与门、或门、与非门、或非门、异或门 及反相器的逻辑。原理图见图 3-1 。 library IEEE; use IEEE. std_logic_1164.all; entity basic_gate is port(a,b:in std_logic; yand, yor,ynand ,ynor,ynot,yxor :out std_logic); end basic_gate; architecture behave of basic_gate is begin yand =a and b; yor=a or b; ynand =a nand b; ynor =a nor b; yxor =a xor b; ynot =not b; end behave; 83 EDA 技术与电子工程设计 图3-1 基本门电路的原理图 3.1.2 3-8 译码器 下面我们分别用并行语句和串行语句两种方法描述一个 3-8 译码器。 方法 1：使用 when_else 并行语句；原理图见图 3-2 。 library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity decode is port (inp:in std_logic_vector(2 downto 0); outp:out std_logic_vector(7 downto 0)); end decode; architecture behave_c of decode is begin outp(0)=1 when inp=000 else 0; outp(1)=1 when inp=001 else 0; outp(2)=1 when inp=010 else 0; outp(3)=1 when inp=011 else 0; outp(4)=1 when inp=100 else 0; outp(5)=1 when inp=101 else 0; outp(6)=1 when inp=110 else 0; outp(7)=1 when inp=111 else 0; end behave_c; 84 第 3 章 基本逻辑电路设计 图3-2 使用when_else语句的3-8译码器原理图 方法2 ：使用case_when语句；原理图见图3-3。 architecture behave_s of decode_1 is begin process(inp) begin case i