第四章 内嵌式逻辑分析仪使用.pptVIP

FPGA平台下有关测试与测量技术简介： 在FPGA平台下测试与测量技术 市场状况与覆盖范围 硬件测试种类 TM方法 嵌入式逻辑分析仪 SignalTap II SignalTap II 主要功能 使用SignalTap II的一般流程 测试参数的配置 SignalTap II的使用实例:DTMF信号的检测; §4. 内嵌式逻辑分析仪的使用 ; 测试与测量技术是信息产业的三大关键技术之一，随着中国电子信息产业的飞速发展，测试测量技术及相关的仪器仪表已成为信息化带动工业化的重要纽带。 就FPGA/CPLD来看，其规模越来越大，设计任务的复杂性也不断提高，所以如何把握好产品的质量就成为最为重要的部分。硬件测试是产品从研发走向生产的必经阶段，也是决定产品质量的重要环节，如何将测试工作开展的更全面、更仔细、更专业完善也是众多电子通信企业所追求的目标。;二、 硬件测试种类;三、 TM方法;四、 TM方法（1）;②、基于JTAG的边界扫描测试(Board Scan Test, BST);BST测试原理: 边界扫描测试是通过在芯片的每个I/ O 脚附加一个边界扫描单元(BSC ,boundary scan cell) 以及一些附加的测试控制逻辑实现的,BSC 主要是由寄存器组成的。每个I/ O 管脚都有一个BSC ,每个BSC 有两个数据通道:一个是测试数据通道,测试数据输入TDI ( test data input ) 、测试数据输出TDO(test data output) ;另一个是正常数据通道,正常数据输入NDI ( normal data input ) 、正常数据输出NDO(normal data output) 。如图所示。;③. 基于JTAG的内部逻辑测试;④. 混合测试技术;五、 嵌入式逻辑分析仪;三项主要缺点： 1．内核的尺寸限制了FPGA中逻辑资源的利用。此外 由于波形数据占用FPGA内部存储器，使信号采样的数 据量有限。 2. 设计工程师必须放弃把内部存储器用于调试，存储 器的利用取决于系统的设计。 3. 内部逻辑分析仪只工作于状态模式。它们捕获的数 据与规定的时钟同步，而不能提供信号定时关系。;数据捕获分为两类： 异步捕获获取信号的时间信息。在这个模 式中，逻辑分析仪内部时钟用于数据取样，取 样速度越快，测量分辨率越高。在目标设备与 分析仪捕获的数据之间, 没有固定的时间关系。 当SUT信号间的时间关系成为主要考虑 因素时，通常使用这种捕获模式。 ;同步捕获用于获取SUT“状态”。一个源自 SUT的信号确定了取样点（何时、间隔多久一 次）。用于为捕获确定时间的信号可以是系统 时钟、总线控制信号或一个引发SUT改变状态 的信号。数据在活动边缘取样，代表逻辑信号 稳定时SUT所处的状态。当且仅当所选信号有 效时，逻辑分析仪才能够完成取样操作。此 时，不考虑两个时钟事件之间所发生的操作。 ;六、 SignalTap II的主要功能;每个器件上可由多个逻辑分析仪； 单个JTAG链上多个器件的逻辑分析仪； 每个分析仪具有10个基本或高级触发级别； 灵活的缓冲获得模式捕获周期事件； 分段缓冲获得模式； 每个器件上最多1,024个通道； 每个通道上最大128K采样； 时钟支持超过200MHz； 无需重新编译，即可增加节点，更改信号选择或改变触发条件； 助记和基数表； 多总线显示格式； 多文件格式输出数据。 ;每个器件上的多个逻辑分析仪 --SignalTap II逻辑分析仪在每个器件中支持逻辑分析仪IP函数的多个实例。此特性实现了器件中每个时钟域上单独且唯一的嵌入式逻辑分析仪功能。 --实例管理器对话框识别出设计中等待测试的所有验证过的逻辑分析仪，他们可以用来捕获并存储数据。该对话框还可以对用来生成每个分析仪的资源进行估算。;六、 SignalTap II 主要功能（2）;基本触发功能 使用基本触发条件，可以对给定的信号或者总线指定数值，而不必关心其上升沿、下降沿，电平的高低或任何一个边沿条件。 高级触发功能 设计人员使用高级触发功能提供的图形界面，可以轻松的生成用户定义的触发逻辑，对总线状态和单个信号进行比较；此功能实现了更高的精度以及问题解决能力。;灵活的缓冲获得模式 SignalTap II逻辑分析仪对环形缓冲模式支持4个触发位置；这样，当触发条件满足后，用户可以更多的控制应该捕 获并显示什么样的数据。 4个触发位置为： 前┉┉“前”触发位置向软件表明，在达到触发条件前， 保存所发生采样的12％，达到触发条件后，再保存采样的88