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第四章 Verilog HDL电路设计 武汉大学物理科学与技术学院电子科学与技术系 常胜 §4.1 组合逻辑设计 e.g. 1全加器（1位）（通 过此简单例子理解思想） ① 由真值表门级设计 武汉大学物理科学与技术学院电子科学与技术系 常胜 门数多，Verilog成为纯输入工具。 武汉大学物理科学与技术学院电子科学与技术系 常胜 ② 由逻辑组构设计 全加器=半加器+进位电路 稍简，体现了对电路的理解，位操作，仍是门级设计思想 武汉大学物理科学与技术学院电子科学与技术系 常胜 module full_adder(a,b,cin,sum,cout); input a,b,cin; output sum,cout; wire sum,cout; always@(a or b or cin) begin sum=a^b^c; cout=(ab)|(bcin)|(cina); end endmodule 武汉大学物理科学与技术学院电子科学与技术系 常胜 ③ 由Verilog加法语句设计 module full_adder(a,b,cin,sum,cout); input a,b,cin; output sum,cout; wire sum,cout; always@(a or b or cin) begin sum=a+b+cin; if((ab)||(bcin)||(cina)) cout=1; 虽与②在语句上区别不大，但已脱离门 else cout=0; 级，进入逻辑设计 end 问题：进位电路不适合多位加法（如a、 endmodule 均为两位） 武汉大学物理科学与技术学院电子科学与技术系 常胜 ④ 最优方法 module full_adder(a,b,cin,sum,cout); input a,b,cin; output sum,cout; wire sum,cout; assign {cout,sum}=a+b+cin; endmodule 武汉大学物理科学与技术学院电子科学与技术系 常胜 多位时 module full_adder(a,b,cin,sum,cout); input [2:0] a,b; input cin; output cout; output [2:0] sum; wire [2:0] sum; wire cout; assign {cout,sum}=a+b+cin; endmodule 位的改变只需改变输入，输出信号的位宽，逻辑关系不变。 武汉大学物理科学与技术学院电子科学与技术系 常胜 e.g.2 稍复杂的组合电路（带高阻输出的译码器，实现a、 b两种方案的译码） 2-4译码器 s_flag a:高电平选 b:低电平选 译a1 data_in temp out en 2