基于eda的组合电路设计第5章56.docVIP

EDA开发综合实例2：Libero IDE完整设计流程 如果需要仿真并最终写入到FPGA中，则需要综合使用多个不同的EDA工具。本综合实例以开发2-4译码器为例子，使用Libero集成开发环境（本书配套实验环境为Libero IDE 9.0），让读者了解简单的Verilog HDL编程和FPGA设计的完整流程。 真值表 2-4译码器真值表如表5-1所示。理解时应注意y作了反相处理。 表5-1 2-4译码器真值表 输入 输出 en a b y[0] y[1] y[2] y[3] 0 x x 1 1 1 1 1 0 0 0 1 1 1 1 0 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 0 逻辑表达式 根据真值表可得出以下逻辑表达式（为避免混淆，表5-1中的en，在逻辑表达式中记为“en”）： y[0] = y[1] = y[2] = y[3]= 用Verilog描述2-4译码器 以下用三种不同风格的Verilog语句来描述2-4译码器，在本例中可任选其中一种来实现。 1．行为风格的描述 module decoder2x4(a,b,en,y); input a,b,en; output reg [0:3] y; reg af,bf; always @(a or b or en) // 当a、b、en发生变化时执行后面的代码 begin af= ~a; // a取反后赋值给af bf= ~b; // 非阻塞赋值，以下4句同时执行。 y[0]= ~(afbfen); // 根据逻辑表达式写出 y[1]= ~(afben); y[2]= ~(abfen); y[3]= ~(aben); end endmodule 2．数据流风格的描述 module decoder2x4(a,b,en,y); input a,b,en; output [0:3] y; wire af,bf; // assign连续赋值，以下各语句并发执行 assign af=~a; assign bf=~b; assign y[0]=~(afbfen); assign y[1]=~(afben); assign y[2]=~(abfen); assign y[3]=~(aben); endmodule 3．门级风格的描述 module decoder2x4(a,b,en,y); input a,b,en; output [0:3] y; wire af,bf; not u0not(af,a), u1not(bf,b); nand u0nand(y[0],en,af,bf), u1nand(y[1],en,af,b), u2nand(y[2],en,a,bf), u3nand(y[3],en,a,b); endmodule 行为风格和数据流风格均可根据逻辑表达式写出，不需自行画出逻辑结构图；门级风格建模直接描述门结构，故应先画出逻辑图。 编写测试平台 测试平台编写如下： `timescale 1ns/1ns // 单位时间为1纳秒 module testdecoder2x4; reg pa,pb,pen; wire [0:3] py; decoder2x4 u1(pa,pb,pen,py); // 调用decoder2x4模块，按端口顺序对应方式连接 initial begin pa=0;pb=0;pen=0; // 赋予初值 #5 pen=1; // 5个单位时间延迟后进行赋值 #10 pa=1; #5 pb=1; #5 pa=0; #10 pb=0; end initial $monitor(time=%t,a=%b,b=%b,en=%b,y=%b,$time,pa,pb,pen,py); // 调用系统任务monitor，使得pa、pb、pen、py当中任一个发生变化时就输出显示 endmodule FPGA开发完整流程 新建工程 打开Libero IDE，选择“Project”菜单的“New Project”命令，输入项目名称、选择项目存放路径，选择语言Verilog（如图5-18所示）。每一个项目使用一个目录进行存放，项目中各操作的结果将存放于项目文件夹下不同子目录下。 选择实际使用的设备型号、系列和封装，点击“finish”。本书配套实验环境为ProASIC3型号A3P030系