64位超前进位对数加法器的设计与优化 Design and Optimization of 64-Bit Look-Ahead Logarithmic Adders.pdfVIP

集成电路设计与开发 and DesignDc代lo阳衄oflC doi：10．3969／j．issn．1003—353x．2010．11．017 64位超前进位对数加法器的设计与优化 王仁平，何明华，陈传东，戴惠明，黄扬国 (福州大学物理与信息X-程学院，福州350108) 摘要：设计一个应用于高性能微处理器的快速64位超前进位对数加法器。通过分析超前进 位对数加法器原理。提出了改进四进制Kogge．Stone树算法的64位超前进位对数加法器结构，并 结合使用多米诺动态逻辑、时钟延迟多米诺逻辑和传输门逻辑等技术来设计和优化电路。该加法 器采用SMIC 0．18肚mCMOS工艺实现，在最坏情况下完成一次加法运算时间为486．1ps，与相同 工艺和相同电路结构采用静态CMOS实现相比，大大减少了加法器各级门的延迟时间，取得良好 的电路性能。 关键词：多米诺动态逻辑；时钟延时多米诺；对数加法器；点操作；Kogge．Stone树 中图分类号：TN432文献标识码：A and of64-Bi