搭载低电容ESD 防护元件於射频低杂讯放大器之新式匹配 - 交通大学.PDF

搭載低電容 ESD 防護元件於射頻低雜訊放大器之新式匹配設計 (1) 工業技術研究院 系統晶片科技中心 產品靜電防護技術部 (2) 交通大學 電子工程研究所 黃柏獅 (1) (1) (2) 徐育達 柯明道 2005-12-06 目錄 一. 前言 二. 常見搭載 ESD 防護元件的匹配技術 三. 新式匹配技術與多晶矽二極體防護元件之搭配 四. 於 2.4-GHz LNA 之應用實現 五. 測試結果 六. 總結 一. 前言 近年來射頻積體電路(RF IC)於無線通訊領域迅速發展 。如同其他 IC 產品化 時須考量靜電放電 (Electrostatic Discharge, ESD) 防護以確保良率及可靠度 ，RF IC 亦面臨相同課題。低雜訊放大器(Low-Noise Amplifier, LNA)為 RF IC的前級電 路，通 常 ESD 防護電路搭載於此 。加入 ESD 防護電路難免有寄生效應 ，其中以 寄生電容最具影響力，往往容易造成 LNA 效能嚴重衰減。為解決此問題，關於 LNA搭載 ESD 防護電路的共存設計已有多方研究出現 。如低電容防護元件搭配 電源箝制電路 ，已成功驗証為一有效的解決方案 [1] 。隨著 LNA操作頻率提昇， ESD 防護電路寄生電容則有更加降低的需求。由於 ESD 防護電路是加在輸入訊 號路徑上，輸入阻抗匹抗便成為第一道挑戰。 開發低寄生電容元件無疑是最直接的方法 ，卻並非容易且有其極限 。若能搭 配共存設計電路技術 ，將比單靠開發低電容元件還容易做到較輕微效能衰減的結 果。眾多 LNA 架構中，Inductive-degeneration 為目前受到廣泛使用的設計[2] ， 許多 ESD 防護電路亦根據此架構開發。電容補償與電感諧振，為一般常見用來 克服 ESD 防護元件影響匹配的電路技術 [3], [4] 。配 合此共存設計方式 ，能幫助 LNA在表現出良好阻抗匹配的同時 ，亦有足夠的ESD 耐受能力 。然而以電容補 償與電感諧振方式做設計 ，勢必增加額外電容或電感元件來實現 因此難免增加， 匹配網路的複雜度及額外寄生效能考量。 本文中，提出一新式共存匹配技術，並搭配多晶矽二極體為 ESD 防護電路 元件。多晶矽二極體為一低電容元件所具有的高頻特性使其適用於射頻電路中， [5] 。圖一所示為其剖面結構，該元件的直流特性，可依不同電路需求改變，且 僅需在佈局時改變圖中 Spacing值即可達成 ，毋須做製程參數改變 。當有二極體 串聯需求時 ，多晶矽二極體較傳統二極體容易佈局 ，且不會因串聯結構而增加漏 電。本研 究中，利用 0.25微米 CMOS 製程 ，以新式共存匹配方式實現一搭載ESD 防護電路的LNA 。根據量測結果顯示 ，該 LNA除了表現出良好的匹配特性 ，增 益(Gain)及雜訊指數 (Noise Figure)僅分別下降 1 dB及上昇 0.3 dB 。 Salicide Blocking Spacing P+ I N+ Intrinsic polysilicon STI Substrate 圖一 多晶矽二極體結構 二. 常見搭載 ESD 防護元件的匹配技術 圖二所示的 LNA輸入級 ，為一般常見用於克服ESD 防護元件造成寄生電容的 方法。圖二(a)的電容補償技術中，與純 LNA 匹配方式相同地先將Zi實部設計在