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DDR2 介绍及基于FPGA 的控制器设计 DDR2 介绍及基于FPGA 的控制器设计 中山大学 07 电子 周春华 目 录 一、DDR2 基本特性1 1.1 概述1 1.2 新增特性1 1.2.1 ODT(On-Die Termination)，即片内匹配终结 1 1.2.2 Posted CAS＃错误！未定义书签。 1.2.3 4n 数据预取4 1.2.4 差分DQS/DQS#信号5 1.2.5 功耗和封装5 1.2.6 OCD(Off-Chip Driver) 5 1.3 DDR2 指令与控制信号6 1.3.1 DDR2 指令6 二、基于FPGA 的DDR2 控制器设计7 2.1 控制器设计框图 9 2.2 用户界面设计 9 2.3 数据结口9 2.4 DDR2 控制器模块 10 2.5 SDRAM 和FPGA 接口设计 11 DDR2 介绍及基于FPGA 的控制器设计 一、DDR2 基本特性 1.1 概述 DDR2 SDRAM，是由JEDEC 标准组织开发的基于DDR SDRAM 的升级存储技术。相对于DDR SDRAM，虽然其仍然保持了一个时钟周期 完成两次数据传输的特性，但DDR2 SDRAM 在数据传输率、延时、功耗 等方面都有了显著提高，而这些性能的提高，主要来源于以下技术的提升： ODT，OCD，Post CAS，4bit 数据预取能力，FBGA 封装等。 1.2 新增特性 1.2.1、 ODT(On-Die Termination)，即片内匹配终结 在DDR SDRAM 应用中，为实现信号的匹配，需要大量的外部电阻上 拉到VTT 电平(1.25V)。在DDR2 SDRAM 中，采用ODT 技术将许多外部的 匹配电阻移到芯片内部从而节省了大量的PCB 板上面积。可以通过配置DDR2 SDRAM 的内部寄存器以及控制ODT 信号，来实现对匹配电阻的值及其开关状 态进行控制，从而可以实现读，写操作时最佳的信号完整性。 图1 ODT 功能图 DDR2 SDRAM 芯片提供一个ODT 引脚来控制开或关芯片内部的终结电 阻。在只有一个DDR2 SDRAM 芯片作为存储器控制器的负载的情况下，写操 作时，由于DDR2 SDRAM 作为接收端，所以ODT 引脚为高电平以打开芯片内 - 1 - DDR2 介绍及基于FPGA 的控制器设计 部终结电阻;读操作时，由于DDR2 SDRAM 作为发送端，所以ODT 引脚为低 电平以关闭芯片内部终结电阻。 ODT 终端电阻值RTT可以通过DDR2 SDRAM 内部的EMR 寄存器来设定， 允许选择为RTT 关闭，75 欧姆，150 欧姆，50 欧姆这四种模式。以选择75 欧姆这种模式为例，图1 中，DQ 引脚内部的上拉电阻和下拉电阻将配置为150 欧姆。 需要注意，DDR2 SDRAM 的ODT 技术，只是对DQ,DQS,DM 这些 信号(在选择了差分DQS 的情况下，也包括DQS#信号)实现了内部匹配。而地 址和控制信号等仍需要通过外部匹配。 1.2.2、 Posted CAS＃ 其本质就是将CAS#信号的使能时间段(即RD AP 命令)直接插入到紧跟 RAS#信号的使能时间段(即ACT 命令)之后，虽然读和写操作并没有得到提前， 总的延迟时间也没有发生改变，但引入这种技术后，可以避免在多Bank 操作中 的一个Bank 的CAS#信号