第三部分10：基于FPGA的VHDL设计技术.pdfVIP

基于FPGA的VHDL设计技术 陈禾 北京理工大学雷达技术研究所 面向综合的VHDL设计描述 面向仿真和面向综合的VHDL区别 逻辑综合 优化目标 速度优化 资源优化 优化程度 取决于本身的描述方式和风格 取决于VHDL综合器的优化能力 常用描述方式 并行赋值语句、IF语句、CASE语句、顺序语句等 面向综合的VHDL设计描述 最好只使用VHDL 的结构级描述,最底层采 用行为描述或RTL级描述 每一底层模块应限制在一定门数内,例如 500-1000门 选择恰当的功能划分 entity 和architecture可分开存放 VHDL组合逻辑描述 注意IF和CASE的区别 IF语句 速度慢，除非要求建立优先权的编码器才利 用它，并应分配最高的特权到后到达的关键 信号。 嵌套使用增加面积和延时 如果可能，应该尽量用CASE语句来描述相 同功能。 VHDL组合逻辑描述 CASE语句有点： 紧凑和延时优化地实现 单个CLB实现 对于Virtex器件综合影射到MUXF5和MUXF6的功能，4 ： 1MUX可以在单个CLB的Slice中实现 注意：所有分支定义全 有限的状态都要被定义 Std_logic_vector并非只有“0”，“1” 对于CASE语句说明“不考虑 ‘-’”的条件很重要，这说明可 能在综合时消除好几层逻辑。 VHDL组合逻辑描述 in3 in0 in2 in1 out in2 in1 in0 out in3 Sel=10 sel Sel=01 Sel=00 利用IF语句 利用CASE语句 VHDL 时序逻辑描述 FPGA的时序电路形式 FPGA设计中，要考虑FPGA具有丰富的触发 器 VHDL描述方式上为描述寄存器到寄存器之 间的功能 组合逻辑部分的扇入要按照CLB的输入个数 考虑 考虑构成流水结构。FPGA更适合流水结 构，尽最大可能地增加时钟频率 VHDL 时序逻辑描述 时钟信号问题 时钟的描述 进程敏感表 WAIT语句 注意时钟沿、进程中单一时钟 类型 简单时钟 门控时钟 带使能触发器 描述应紧紧围绕部件来进行,尤其是时序部件 例:带异步清零的D触发器 precess(reset) begin ifreset=’1’ then q =’0’; end if; end process; process(clk,reset,d) begin if reset=’0’ then if (clk’event and clk=’1’) then q=d; end if; edn if;