eda实验报告全加器原理图法,例化语句法.doc

姓名：黄娟 学号班级：自动141 成绩： 实验名称：全加器的原理图法设计 及例化语句法 实验目的 1. 掌握EDA工具Quartus Ⅱ的使用； 2. 掌握Quartus Ⅱ的原理图设计流程。 3. 掌握半加器、全加器的原理图法设计。 二、全加器的原理图设计 1、Quartus Ⅱ原理图设计流程 （1）建立文件夹，取名为adder （2）原理图编辑输入 a.打开原理图编辑器 b.建立一个初始的原理图 c.原理图文件存盘 d.建立原理图文件为顶层设计的工程 e.绘制半加器原理图 f.仿真测试半加器 将设计项目设置成可以调用的元件 设计全加器顶层文件 将设计项目进行时序仿真 2、半加器 （1）原理图 仿真测试结果 RTL图 3、全加器 （1）原理图 仿真测试结果 RTL图 全加器的例化语句法设计 vriloge语言描述 begin case({a,b}) 0:begin so=0;co=1b0;end 1:begin so=1;co=1b0;end 2:begin so=1;co=1b0;end 3:begin so=0;co=1b1;end default:begin so=0;co=0;end endcase end endmodule module or2a(a,b,c); output c; input a,b; assign c=a|b; endmodule module f_adder(ain,bin,cin,cout,sum); output cout,sum; input ain,bin,cin; wire e,d,f; h_adder u1(ain,bin,e,d); h_adder u2(.a(e),.so(sum),.b(cin),.co(f)); or2a u3(.a(d),.b(f),.c(cout)); endmodule 波形仿真 RTL图 三、实验小结 通过这次实验我们了解了原理图法设计步骤，方法！原理图法以硬件连接为基础，对硬件连接了解多的时候比较合适。而例化语句法则以代码为主，从逻辑上进行设计。对于原理图法首先我们设计的是半加器，绘制好半加器的原理图，进行时序仿真没有问题之后，我们将半加器进行封装，变成了可以调用的元件，接着，我们编辑了全加器的原理图，在过程中，我们调用了之前设计的半加器的元件，设计完成之后，我们进行了时序仿真测试，最后显示结果与我们要求的一致，实验成功。虽然在过程中，我们遇到了一些小小的困难，对封装的技术不是很熟练，但是经过本次实验的练习，对这一部分的掌握更加牢固了。 工学院实验报告 2