FPGA毛刺产生的原因及其抑制方法.pdfVIP

电脑编程技巧与维护 FPGA毛刺产生的原因及其抑制方法 孙晓东 0蕾山电视发射台，唐山063000) 摘要：简单分析了PLD／FPGA内部产生毛刺、影响和其产生过程、原理。通过改变毛刺产生条件(采用格雷码取 代二进制计数器)，采用同步电路等方法减少其危害。 关键词：建立时间；保持时间；格雷码计数器；同步电路 FPC．AGlitchCausesandits Suppression SUN Xhodq TV (Tangshan 063000) transmitter，Tangshan Abstract：A ofPLD／Flea itsformation simpleanalysis internallygeneratedglitchproblems，effects，andproems，pfinci- the to the code the methodssucha8 pies．Burrproducedbychangingconditions(usingGray replacebinarycounter)using circuittoreducetheharm． synchronous Key time；hold code circuits words：Setup time；Graycounters；synchronous 在PLD／FPGA软件开发中，毛刺经常出现，十分令人头信号的高低电平转换也需要一定的过渡时间。由于存在这两 痛，下面就简要地介绍一下毛刺的产生原因及其几种抑制方 方面因素，多路信号的电平值发生变化时，在信号变化的瞬 法。在这之前先介绍一些基本概念。 间，组合逻辑的输出有先后顺序，并不是同时变化，往往会 l 建立和保持时间 出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。如 time)是指在触发器的时钟信号上升沿果一个组合逻辑电路中有“毛刺”出现，就说明该电路存在 建立时间(setup 到来以前，数据稳定不变的时间，如果建立时间不够，数据 “冒险”。 将不能在这个时钟上升沿被打入触发器；保持时间(hold 图2给出了一个逻辑冒险的电路，从图3的仿真波形可 time)是指在触发器的时钟信号上升沿到来以后，数据稳定不以看出，“A、B、C、D”4个输入信号经过布线延时以后， 变的时间，如果保持时间不够，数据同样不能被打入触发器。 高低电平变换不是同时发生的。这导致输出信号“OUT”出现 如图1所示。数据稳定传输必须满足建立和保持时间的要求， 了毛刺。可以概括地讲，只要输入信号同时变化，组合逻辑 当然在一些情况下，建立时间和保持时间的值可以为零。 必将产生毛刺。将它们的输出直接连接到时钟输入端、清零 或置位端口的设计方法是错误的，这可能会导致严重的后 PLD／FPGA开发软件可以自动计算两个相关输入的建立和保持 时间。 果。所以必须检查设计中所有时钟、清零和置位等对毛刺敏 ————————————