硬件设计及建模—第5.pptVIP

verilog限制数组一次只能访问一个元素或一个元素的1位或部分位，试图访问多个元素是错误的 integer k [7 : 0] [3 : 0] [7 : 0]; integer s; s = k[3][0][1]; //合法 s = k[3][0]; //不合法，选择了8个元素 SystemVerilog支持简化的数组声明： logic [31 : 0] data [1024]; //相当于 logic [31 : 0] data [0 : 1023]; 但不能用于向量的声明： logic [32] data; //非法 压缩数组的操作：所有对向量的操作都可以应用到压缩数组上，如拼接操作、算术操作、位操作、逻辑操作等 5.3.6 数组复制 压缩数组到压缩数组的复制：一个压缩数组可以直接赋给另一个压缩数组，且数组的类型和宽度可以不同，按向量操作进行扩展或截断 bit [1 : 0] [15 : 0] a; logic [3 : 0][7 : 0] b; logic [15 : 0] c; logic [39 : 0] d; b = a; //32位数组赋给32位数组 c = a; //a的高16位被忽略 d = a; //d的高8位填0 5.3.6 数组复制 非压缩数组到非压缩数组的复制：两个具有相同维数、元素位数和类型的非压缩数组可以直接赋值，两个数组中元素编号不必相同，但数组的结构和类型必须完全匹配；不同结构的非压缩数组间的赋值需要经过转换实现。 logic [31 : 0] a [2 : 0][9 : 0]; logic [0 : 31] b [1 : 3][1 : 10]; b = a; //非压缩数组间赋值 非压缩数组到压缩数组，压缩数组到非压缩数组间的复制需要经过转换才能实现！！ 5.3.7 使用位流转换复制数组和结构体 位流转换将非压缩数组临时地转换成向量形式的位流，该临时向量可以赋值给其它数组。源数组和目标数组的每个元素的宽度可以不同，但数组的总位数必须相同。位流转换机制主要用于以下情况： 把非压缩数组赋值给不同结构的非压缩数组 把非压缩数组赋值给压缩数组 把结构体赋值给压缩数组或非压缩数组 把定宽或动态宽度的数组赋值给动态宽度数组 把结构体赋值给另一个不同结构的结构体 位流转换使用SystemVerilog静态转换操作符，转换需要至少目标数组是用typedef表示的自定义类型！ typedef int data_t [3 : 0] [7 : 0]; data_t a; int b[1 : 0][3 : 0][3 : 0]; a = data_t’(b); //将非压缩数组赋给不同结构的非压缩数组 5.3.8 由数组构成的数组 数组可以是压缩和非压缩的混合维度。 logic [63 : 0] men [0 : 4095]; //一个由64位压缩数组组成的非压缩数组 logic [3 : 0][7 : 0] data [0 : 1023] //由32位元素组成的非压缩数组，每个 //元素是由4个字节组成的压缩数组 数组的索引：非压缩维度的索引先于压缩维度，且按从左到右次序。 logic [3 : 0][7 : 0] mi_array [0 : 7][0 : 7][0 : 7]; mi_array [0] [1] [2] [3] [4] = 1’b1; 5.3.9 数组中使用用户自定义类型 数组元素可以是用户自定义类型，用于数组元素类型声明的用户自定义类型也可以是数组。 typedef int unsigned uint_t; uint_t u_array [0 : 127]; //用户自类型组成的数组 typedef logic [3 : 0] nibble_t; nibble_t [31 : 0] big_word; //压缩数组 //logic [31 : 0] [3 : 0] big_word; typedef logic [3 : 0] nibble_t; typedef nibble_t nib_array_t [0 : 3]; nib_array_t compound_array [0 : 7]; //logic [3 : 0] compound_array [0 : 7][0 : 3]; 5.3.10 数组通过端口、任务与函数传递 Verilog允许压缩数组通过模块端口、任务与函数传递，SystemVerilog允