数字逻辑课件第4章更新5.ppt

* 4.5.5 奇偶校验电路（Parity Checking Circuits） 一. 奇偶校验码 奇偶校验码 = 数据位 + 奇偶校验位 奇偶校验位的取值原则： 采用奇校验时，使整个代码组中“1”的个数为奇数。 采用偶校验时，使整个代码组中“1”的个数为偶数。 n 位二进制代码 1位代码 偶校验 奇校验 0 1 1 1 1 1 1 0 0 1 1 1 1 0 1 0 1 1 0 1 0 0 1 1 1 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 1 0 0 1 0 1 1 0 0 1 1 0 1 0 1 0 0 0 1 0 0 1 1 1 0 0 1 0 0 1 0 0 1 0 1 0 0 0 0 1 0 0 0 0 FEVEN FODD B0 B1 B2 B3 偶校验位 奇校验位 四位二进制信息码 奇 偶 校 验 编 码 举 例 二. 奇偶校验电路 奇偶校验的基本运算是异或运算。 设有n 个输入变量 X1, X2, … Xn 则函数 F = X1 ⊕ X2 ⊕ … ⊕ Xn 的逻辑功能为： 当输入变量为1 的个数是奇数时，F 为1 ； 当输入变量为1 的个数是偶数时，F 为0 。 实现这一功能的电路称为奇校验电路；输出端加一个非门，则可得到偶校验电路。通常合二为一，称为奇偶校验电路。 奇校验输出 偶校验输出 分析下列奇偶校验电路如何用作 8位数据的奇偶校验位发生器 Din=0，Qe用作奇校验位发生器；Qo用作偶校验位发生器。 Din=1，Qe用作偶校验位发生器；Qo用作奇校验位发生器。 三. 奇偶校验电路的Verilog HDL模型 0 1 奇数 1 0 偶数 EVEN ODD 9 位数据中“1”的个数 功能表 A B C D E F G H I EVEN ODD 逻辑符号 对应74LS280逻辑器件 8位？9位？ 按位异或归约运算 四. 奇偶校验电路的应用 奇偶校验电路有奇、偶校验两个输出标志，可用作发送端的奇偶校验位发生器；也可用作接收端的奇偶检验器，产生奇偶校验和。 若约定为奇校验，一般采用偶校验电路产生发送端的校验位，而用奇校验电路在接收端检验数据的正确性； 若约定为偶校验，一般采用奇校验电路产生发送端的校验位，而用偶校验电路在接收端检验数据的正确性。 偶校验应用示意 D[7..0] D[7..0] 总线 总线 校验位 A B C D E F G H I EVEN ODD A B C D E F G H I EVEN ODD 发送 接收 / ERROR 1：正常 0：出错 奇偶校验电路用作偶校验位发生器 奇偶校验电路用作偶校验 上述奇偶校验编码方式和检验电路，只能检测出一位出错或奇数个位错误，而不能检测偶数个位出错，也无法对出错位定位，无自动校正错误能力。但由于电路简单，仍被广泛用于误码率不高的信息传输和存储器存取检错的场合。 4.5.6 比较器（Comparators） 比较器是对两个位数相同的二进制整数进行数值比较，并判断其大小关系的逻辑电路。 ● 大小关系分为：大于（＞） 等于（＝） 小于（＜） ●从高位开始比较，只有在高位相等情况下，才进 行低位比较。 ●通常采用便于级连扩展的迭代设计方法（模块设 计、重复电路）。 一. 迭代设计概述 迭代设计的基本模型 边界 输出 … 模块 输入 输出 级联 输出 级联 输入 模块 基本输出 基本输入 边界 输入 模块 … 二. 4 位二进制比较器的Verilog HDL模型 A[4..1] 4 位二进制 比较器 (AB) agtb_in B[4..1] (A=B) aeqb_in (AB) altb_in aeqb_out (A=B) altb_out (AB) agtb_out (AB) 满足迭代设计要求的功能框图 级连输入 级连输出 级连输出（比较结果） 级连输入（低位比较结果） 1 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 A=B 1 0 0 × × × AB 0 0 1 × × × AB agtb_out aeqb_out alt