ltera可重配置PLL使用手册.pdfVIP

1 应用需求 在实际应用中，FPGA 的工作时钟频率可能在几个时间段内变动，对于与之相关的锁相 环（PLL ），若PLL 的输入时钟在初始设定的时钟频率的基础上变化不太大时，PLL 一般可 以自己调整过来，并重新锁定时钟，获得正确的时钟输出；但是，若PLL 的输入时钟频率 较之原来设定的时钟频率变化较大时（比如，PLL 输入时钟频率由50MHz 变为200MHz ）， PLL 将无法重新锁定时钟，其输出时钟频率将变为不确定的值。 对于后面这种情况，一般的可有两种处理方法： 方法一，是针对不同的输入时钟使用不同的PLL 分别进行配置，当输入时钟变化时， 内部逻辑根据不同PLL 的锁定情况，选择合适的时钟作为工作时钟； 方法二，是利用 FPGA 开发厂商提供的 PLL 可重新配置宏（比如 Altera 的 ALTPLL_RECONFIG 宏模块），通过对其参数进行重新设定，然后，实时地重新配置PLL， 使其在新的输入时钟下可以正常锁定和工作。 方法一的实现较为直观，但需要更多的PLL 资源；方法二则通过对原来的PLL 资源进 行参数的重新配置，使其适应新的工作时钟，其实现较为复杂，但不需要额外的PLL 资源。 FPGA 内的PLL 能否实时地实现重新配置，与该FPGA 是否提供相关的可重新配置机 制有关，具体请参考相应厂商的FPGA 的使用手册。 本文档主要是以Altera 公司的Stratix II 系列的FPGA 器件为例，介绍了其内嵌的增强 型可重配置PLL 在不同的输入时钟频率之间的动态适应，其目的是通过提供PLL 的重配置 功能，使得不需要对FPGA 进行重新编程就可以通过软件手段完成PLL 的重新配置，以重 新锁定和正常工作。 Altera 可重配置PLL 使用手册 XX 电子有限公司 2 PLL 原理与可重配置PLL 2.1 PLL 结构与原理 锁相环（PLL，Phase Lock Loop ）主要作用就是把内部/外部时钟的相位和频率同步于 输入参考时钟。PLL 一般由模拟电路所实现，其结构如图2-1 所示。 输入时钟 相位频率检测器 电荷泵和环路滤波器 压控振荡器 输出时钟 反馈时钟 （PDF ） （CPLF ） （VCO ） 图2-1 锁相环（PLL）结构 PLL 工作的原理：PLL 采用一个相位频率检测器（PFD）把参考输入时钟的上升沿和 反馈时钟对齐。当PFD 检测到输入时钟和反馈时钟边沿对其时，锁相环就锁定了。压控振 荡器（VCO ）通过自振输出一个时钟，同时反馈给输入端的频率相位检测器（PFD），PFD 根据比较输入时钟和反馈时钟的相位来判断VCO 输出的快慢，同时输出上升（Pump-up ） 或下降（Pump-down ）信号，决定VCO 是否需要以更高或更低的频率工作。PFD 的输出 施加在电荷泵（CP）和环路滤波器（LF ），产生控制电压设置VCO 的频率。如果PFD 产 生上升信号，然后VCO 就会增加。反之，下降信号会降低VCO 的频率。 PFD 输出这些上升和下降信号给电荷泵 （CP）。如果电荷泵收到上升信号，电流注入 环路滤波器 （I 增大）。反之，如果收到下降信号，电流就会流出环路滤波器 （I 减小）。 CP C P 环路滤波器把这些上升和下降信号转换为电压，作为VCO 的偏置电压。环路滤波器还 消除了电荷泵的干扰，防止电压过冲，这样就会最小化VCO 的抖动。环滤波器的电压决定 了VCO 操作的速度。 2.2 可重配置PLL Altera 公司的Stratix II 等系列的FPGA 提供了可重配置的PLL，从而可以实时地对PLL 进行重新配置，使其适应新的工作要求。通过Altera 的Quartus II 软件可以生成一个可重配 置的PLL，如图2-2 右边altpll 模块所示；另外，生成一个重配置模块，如图2-2 左边所示 的altpll_rec