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时序逻辑电路设计 一 实验目的 1.熟悉quartus II软件。 2.掌握触发器VHDL语言程序设计方法。 3.掌握计数器VHDL语言程序设计方法。 4.熟悉VHDL编程的基本方法。 二 实验设备 计算机 Quartus II软件 三 实验原理及内容 1 触发器 实验原理 同步D触发器的结构如图（1）所示。 pset d clk ckr 图（1）D触发器 同步D触发器功能说明： 当始终上升沿到来时，输出q=d； 当pset=0时，表示置位，即q=1； 当clr=0时，表示清零，即q=0。 实验内容 在Quartus II文本环境下，打开新文件，编写D触发 器的VHDL源程序并保存。其程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff4 IS PORT (clk, d, clr, pset:IN STD_LOGIC; q:OUT STD_LOGIC ); END dff4; ARCHITECTURE rtl OF dff4 IS BEGIN PROCESS (clk, pset, clr) BEGIN IF (clr = 0 ) THEN q = 0; ELSIF (pset = 0) THEN q = 1; ELSIF (clk EVENT AND clk = 1) THEN q = d; END IF; END PROCESS; END rtl; 对源程序进行编译，按照提示进行修改，直到编译通过。 对编译通过的程序进行仿真，分析并记录仿真波形。 观察记录RTL图。 2.计数器 （1） 实验原理 同步十进制计数器工作原理：当来一个时钟的上升沿时，计数器自动加1；当计数到9时，计数器自动清零，开始下一轮的计数；当清零端为低电平时，计数端清零。 同步十进制计数器结构原理图如图（2）所示。 en clk count10 clr （2）同步十进制计数器 （2）实验内容 a.在Quartus II文本编辑环境下，打开新文件，编写带清零和计数使能的同步十进制计数器的VHDL源程序并保存。其源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_unsigned.ALL; ENTITY CNT10 IS PORT(clk,clr,en:IN STD_LOGIC; count10:OUT STD_LOGIC_vector(3 downto 0)); END CNT10; ARCHITECTURE dataflow OF CNT10 IS signal count:STD_LOGIC_vector(3 downto 0); BEGIN count10=count; PROCESS (clk) BEGIN IF clr=0 then count=0000; elsif(clkevent and clk=1) THEN if en=1 then if(count=1001) then count=0000; else count=count+1; end if; end if; end if; END PROCESS; END dataflow; 对源程序进行编译，按照提示进行修改，直到编译通过。 b. 对编译通过的程序进行仿真，分析并记录仿真波形。 c.观 q