EDA课程设计--流水系倪的数字相关器.doc

EDA课程设计 —流水线技术高速数字相关器 2008年06月 设计任务要求 基本要求： 1，实验目的：设计一个在数字通信系统中常见的数字相关器，并利用流水线技术提高其工作速度，对其进行仿真和硬件测试。 2，实验原理：数字相关器用于检测等长度的两个数字序列相等的位数，实现序列的相关运算。 一位相关器，即异或门，异或的结果可以表示两个1位数据的相关程序。异或为0表示数据位相同；异或为1表示数据位不同。多位数字相关器可以由多个一位相关器构成，如N位数字相关器由N个异或门和N个位相关结果统计电路构成。 3，实验内容：（1）根据上述原理设计一个并行4位数字相关器。 （2）利用实验内容1中的4位数字相关器设计并行16位数字相关器。 扩展要求： （3）上面16数字相关器是3级组合逻辑实现的，在实际使用时，对其有高速的要求，试使用流水线技术改善其运行速度。在输入、输出及每一级组合逻辑的结果加入流水线寄存器，提高速度。 总体框图 （1）原理框图 用4个4位相关器中间通过相应的加法器，把这4个元器件并起来合成一个并行的16位相关器。因为是32个输入在其输入口加入2个寄存器来控制这32个输入口的存储和输出。在在其2个寄存器的前面加入1个多路选择器，通过16个信号，再加一个开关，控制2个寄存器的输出。 16位的相关器的框图如下： 设计思路： 要想把32个信号，在实验箱上实验，所以在原有电路的基础上要加上2个16位的寄存器，这样才能保证在实验箱的应用，和最终的仿真。最初的设计是，先有的4位并16位的相关器，可是考虑到实际情况，不得不在其加入相关的器件，才能达到应有的结果。如何把4个4位相关器并起来呢，我用了3个全加器把他们的信号加起来，得到16位的相关器。 三、选择器件 Altera? 的Cyclone??FPGA系列具有可编程逻辑的优势，价格足以和ASIC以及ASSP相竞争。从根本上针对数百名客户的大量信息进行设计开发，这些低成本器件具备了大批量应用特性，例如嵌入式存储器、外部存储器接口和时钟管理电路等。 Altera Cyclone? FPGA是目前市场上性价比最优且价格最低的FPGA。Cyclone器件具有为大批量价格敏感应用优化的功能集，这些应用市场包括消费类、工业类、汽车业、计算机和通信类。器件基于成本优化的全铜1.5V SRAM工艺，容量从2910至20060个逻辑单元，具有多达294912bit嵌入RAM，见表1。Cyclone FPGA支持各种单端I/O标准如LVTTL、LVCMOS、PCI和SSTL-2/3，通过LVDS和RSDS标准提供多达129个通道的差分I/O支持。每个LVDS通道高达640Mbps。Cyclone器件具有双数据速率(DDR) SDRAM和FCRAM接口的专用电路。Cyclone FPGA中有两个锁相环(PLLs)提供六个输出和层次时钟结构，以及复杂设计的时钟管理电路。这些业界最高效架构特性的组合使得FPGA系列成为ASIC最灵活和最合算的替代方案。 仿真波形： 仿真分析：当s为01时，将data0的值赋给data2;当s为00时，将data0的值赋给data1 16位的多路选择器，其功能是能够试16位的信号同时附加到dada1和data2上。 其VHDL语言如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity selc is port(s:in std_logic_vector(1 downto 0); data:in std_logic_vector(15 downto 0); data1:out std_logic_vector(15 downto 0); e: out std_logic; data2:out std_logic_vector(15 downto 0)); end selc; architecture fun of selc is begin process(s) begin case s is when 00 = data1=data;e=1; when 01 = data2=data;e=1; when others = null; end case; end process; end fun; 2、16位的寄存器 仿真波形： 仿真分析：当address,inlock为1、outclock为0时，将data得值赋给q 其功能是存储和输出16位的信号。 其VHDL的语言如下： LIBRARY ieee; USE ieee.std_logi