使用veriloghdl进行数字逻辑设计综合仿真的步骤及工具软件使用.docVIP

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2017-08-15 发布于天津
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使用veriloghdl进行数字逻辑设计综合仿真的步骤及工具软件使用.doc

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使用进行数字逻辑设计综合仿真的步骤及工具软件使用简要说明综合工具使用仿真工具使用几个菜单排列与有不同文中有介绍布局布线工具及时序仿真模型生成使用一写在开干之前涉及到的文件源程序用户编写的用于描述所需电路的可能有多个文件多个相互调用如果用于综合则源程序内用于描述的语言必须是可综合风格的否则将只能做功能仿真前仿真而不能做综合后的仿真和时序仿真后仿真综合后的模型网表用综合工具对进行综合后生成的电路的描述由自动生成必须在选项中选中后才会生成文件此文件用于作综合后的仿真布局布线后生成的时序仿真模型网表文件

使用Verilog HDL进行数字逻辑设计、综合、仿真的步骤及工具软件使用简要说明综合工具使用synplify pro 7.0 仿真工具使用 modelsim 5.5e (几个菜单排列与5.6有不同，文中有介绍) 布局布线工具及时序仿真模型生成使用 maxplusII 10.0 一．写在开干之前涉及到的文件源程序 (*.v) 用户编写的用于描述所需电路的module (可能有多个文件，多个module相互调用) 如果用于综合，则源程序内用于描述的Verilog语言必须是可综合风格的。否则将只能做功能仿真（前仿真），而不能做综合后的仿真和时序仿真（后仿真）。综合后的Verilog HDL