PC系统高速缓冲存储器Cache的原理、设计及实现.pdf

维普资讯 2002年第 4卷第 3期 《巢湖学院学报》(自然科学版) No．3．．Vo1．4．2OO2 总第 56期 JournalofChaohucollege(NaturalScience) GeneralSerialNo．56 PC系统高速缓冲存储器Cache的原理、设计及实现 陆 军 (巢湖学院数学系 巢湖 238000) 摘要：高速缓冲存贮器是架设在CPU-~内存之问的小容量SDKAM片，主要用来提高c Pu提取数据 的速度 ，Cache作为PC系统中一个重要功能部件 ，已成为评价和选购 PC系统 的重要指标 ，本文对Cache的原理 、设计作一详细 的讨论 。 关键词 ：Cache； 映象； 命 中率； 局部性原理 中图分类号 ：TP333 文献标识码 ：A 文章编号 ：1009—0835(2oo2)O3—0028—02 虽然CPU主频的提升会带动系统性能的改 地址的分布本来就是连续的，再加上循环程序段 善，但系统性能的提高不仅仅取决于CPU，还与系 和子程序段要重复执行多次。因此 ，对这些地址 统架构，指令结构，信息在各个部件之问的传送速 的访 问就 自然地具有时间上集 中分布的倾 向。数 度及存储部件的存取速度等因素有关 ，特别是与C 据分布的这种集 中倾 向不如指令 明显，但对数组 PU／内存之间的存取 速度有关。若 CPU工作速度 的存储和访 问以及工作单元的选择都可 以使存储 较高 ，但 内存存取速度较低 ，则造成 CPU等待 ，降 器地址相对集中。这种对局部范围的存储器地址 低处理速度 ，浪费CPU的能力。如 500MHZ的P 频繁访 问，而对此范围以外 的地址则访 问甚少的 ⅡI，一次指令执行时间为 2ns，与其相配的内存 现象 ，就称为程序访问的局部性 。 (SDRAM)存取时间为 10ns，比前者慢 5倍 ，CPU 根据程序 的局部性原理 ，可 以在主存和CPU 和PC的性能怎么发挥 出来? 通用寄存器之间设备一个高速的容量相对较上的 如何减少CPU与内存之 间的速度差异?在慢 存储器 ，把正在执行的指令地址附近一部分指令 速 的DRAM和快速CPU之间插入一速度较快、容 或数据从主存调入这个存储器 ，供 CPU在一段时 量较小的SRAM，起到缓 冲作用 ，使CPU既可 以以 间内使用 。这对提高程序 的运行速度有很大的作 较快速度存取SRAM 中的数据 ，又不使系统成本 用。这个介于主存和CPU之间的高速小容量存储 上升过高，这就是Cache法。 器称作高速缓冲存储器 (Cache)。 Cache的工作原理是基于程序访 问的局部性。 Cache的基本结构 对大量典型程序运行情况的分析结果表 明， CacheS~常 由相联存储器实现。相联存储器 在一个较短的时间间隔内，由程序产生的地址往 的每一个存储块都具有额外的存储信息 ，称为标 往集中在存储逻辑地址空间的很小范围内。指令 签 (Tag)。当访 问相联存储器时 ，将地址和每一个 收稿 日期 ：2002—4—13 作者简介 ：陆军 (1973一)，男 ，皖庐江人 ，数学系教师。 · 28 · 维普资讯 标签同时进行 比较，从而对标签相同的存储块进 可以减少CPI值 ；采用转移预测和增~JIlCache容量， 行访 问。Cache的3种基本结构如下： 可以提高 H值。为了减少存储周期数 N，可采用 全相联Cache 高速的总线接 口和不分块的Cache方案。以前提 在全相联Cache中，存储 的块与块之间，以及 高处理器的性能，主要靠提高工作频率和提高指 存储顺序或保存的存储器地址之问没有直接的关 令级的并行度 ，今后则主要靠提高Cache的命 中 系。程序可 以访 问很多