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FPGA 混和設計與模擬 (上篇) 整合PSpice 到Incisive / Virtuoso 設計流程 FPGA 混和設計與模擬流程專為FPGA 設計工程師量身訂做，以讓 FPGA 設計工程師能夠在短時間內了解FPGA 與周邊電路Co-Work 的狀況。為了減少重複性的動作與時間，上篇我們將探討如何將周 邊電子電路的零件，導入到Incisive / Virtuoso 混和電路設計流程。 (下篇) 加入IBIS Mode 提升混和模擬準確度 ．Date ：2016 / 04 / 27 ．Author ：Paine ．Revision ：1.0 ．Version ：IES15.1, IC617, MMSIM15.1 ．備註: .tw FPGA 混和設計與模擬流程 (上篇) 整合PSpice 到Incisive / Virtuoso 設計流程 以往 FPGA 設計工程師需將 HDL 燒入到 FPGA 晶片，才能了解 FPGA 與外部周邊電路的 Co-Work 狀況，假若 FPGA 與周邊電路發生功能上的問題，那麼則需要回到 HDL 設計階段進行修改，修改完 畢則需再花費時間進行合成、實現與燒入的動作，假若設計複雜度提升，那麼上述流程進行的次數也 增加許多。為了能夠減少重複性的動作與時間，我們將探討如何將周邊電子電路的零件，導入到 Incisive/Virtuoso 混和電路設計流程。 圖一 、傳統FPGA 設計流程 設計流程說明 為了能夠避免修改 HDL 而需花費過多時間在合成、實現與燒入的重複性動作 ，我們不妨可以嘗試將 Board-level 與Chip-level 的電路進行整合、模擬與偵錯 。在Board-level 主要採用OrCAD PSpice 工 具軟體將電子電路的元件轉換成PSpice 語言，接著將Chip-level 的HDL 語言與Board-level 的PSpice 語言整併在AMS 設計平台並且進行模擬與偵錯 ；假若Chip-level 與Board-level 有功能上不匹配，那 麼我們可以在AMS 設計平台上直接修改HDL 或者是PSpice ，無須再花費過多時間等待合成、實現與 燒入的重複性動作。最後，若完成功能偵錯與修改，則再進行合成、實現與燒入的動作。 圖二 、混合模擬設計流程 設計方法種類 當我們要與 PSpice 進行混和模擬，目前Cadence 有提供兩種方法 AVUM(Virtuoso GUI Based)與 AIUM(Text Based Command Line) 。AVUM(AMS Virtuoso Use Model)主要是採用Virtuoso 圖形化 介面再搭配 IES + MMSIM 的工具軟體來進行電路設計，若使用者時常使用圖形化電路設計或者是曾 經使用過Virtuoso 系列產品，那麼AVUM 設計流程則適合該使用者；AIUM(AMS INCISIVE Use Model) 主要是以文字介面再搭配IES + MMSIM 的工具軟體進行電路設計，若使用者時常撰寫HDL 語言以及 經常使用Shell 或者是Makefile 建立設計流程，那麼AIUM 設計流程則非常適合該使用者。 圖三 、混和模擬設計方法 AVUM 設計流程 (IC6 + IES + MMSIM) AVUM 設計流程主要以 Virtuoso 為 AMS 設計平台，在一開始設計電路時，主要以 Hierarchal Editing(HED)與Virtuoso Schematic Editor(VSE)的介面，HED 主要是透過hierarchal 的方式來快速切 換每一個cell 的view ，VSE 則是協助使用者進行圖形化電路設計。 圖四、AVUM 設計流程 當我們要從導入PSpice 到VSE 時，我們則先需要建立PSpice view 與Symbol view 。 操作流程：Library Manager - File - New - Cell View - Type 點選Pspice(圖五) - 按OK - 貼上 PSpice Netlist(圖六)