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24小时数字时钟的VHDL程序2012
24小时数字时钟的VHDL程序 2012-4-20 23:24阅读(37)
先编辑一个74LS161十进制计数器：
Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity court161 is???????????????????????????????????
?port( clk,CTT,CTP,LD,CR:in std_logic; ?????????????? D3,D2,D1,D0: in? std_logic;??????????????? ?????????????? Q:out std_logic_VECTOR(3 DOWNTO 0);?
?????????????? Co: out std_logic); end court161;????????????????????????????????????????
architecture court of court161 is???????????????????????
?signal a,b,c:? std_logic? ; ?signal D,CQI:std_logic_vector(3 downto 0);??????????????????????? ?begin ?? D=D3D2D1D0; ?? a=CTT and CTP; ?? b=(not (CQI(3) and CQI(0)))and LD;??????????????????????????????????????
?? process(clk,CTT,CTP,LD,CR,D3,D2,D1,D0)?????????????????????????????????????? ????? begin?????????????????????????????????????? ????? if a=1 then ???????? if? clkevent and clk=1 then ???????????? if b=0 then CQI=D;???????????? ????????????? else?? CQI=CQI+1;??????????????? ????????????? end if;??????????????????????????????
???????? end if; ???????? if CQI=9 then c=1;???????????????????????
????????? else c=0;?????????????????????????????
????????? end if; ?????? end if; ???? if clkevent and clk=1 then Co=c; ???? end if;?????????????????????????????????????
???? if CR=0 then CQI=0000; ???? end if; ?????? Q=CQI ;????????????????????????????????
????? end process;?????????????????????????????????????????????????????????? end ;???
再编辑一个7段数码管(共阴极)显示驱动程序：
?Library ieee; Use ieee.std_logic_1164.all; Entity QDLED7 is ? PORT(DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0); ?????? a,b,c,d,e,f,g:out std_logic); end QDLED7; Architecture LED of QDLED7 is ? signal y: STD_LOGIC_VECTOR(6 DOWNTO 0); ? begin ?? process(DATA) ???? begin ????? case DATA is ????? when 0000=y=1111110 ; ????? when 0001=y=0110000 ; ????? when 0010=y=1101101 ; ????? when 0011=y=1111001 ; ????? when 0100=y=0110011 ; ????? when 0101=y=1011011 ; ????? when 0110=y=1011111 ; ????? when 0111=y=1110000 ; ????? when 1000=y=111
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