基于fpganios-ⅱ的矩阵运算硬件加速器设计 design and implementation of matrix hardware acceleration based on fpganios- ⅱ.pdfVIP

第25卷第4期 电子测量与仪器学报 Vo／．25No．4 2011年4月 JoURNALoFELECTRoNlcMEASUREMENTANDlNSTRUMENT ·377· DOI：10．3724／SP．J．1187．2011．00377 许芳1’2席毅2陈虹1，2靳伟伟2 (1．吉林大学汽车动态模拟实验室，长春130025；2．吉林大学控制科学与工程系，长春130025) 摘要：针对复杂算法中矩阵运算量大，计算复杂，耗时多，制约算法在线计算性能的问题，从硬件实现角度，研究基于 FPGA／Nios—II的矩阵运算硬件加速器设计，实现矩阵并行计算。首先村{据铕阵运算的算法分析，设计了矩阵并行计算的硬件实 II主处理器 现结构，并在Modelsim中进行功能模块的仿真，然后将功能模块集成一个自定制组件，并通过Avalon总线与Nios 通信，作为硬件加速器。最后在FPGA芯片中构建SoPC系统，并在AlmraDE3开发板中进行矩阵实时计算测试。测试结果验 证了基