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2) 比较阶段：积分器对-UR进行积分 代入上式得 求得 当uA≥0时，过零比较器输出UC=0，G门被封锁，计数器停止计数。假设此时计数器已记录了N个脉冲，则 《完》 * * （6）画时序图： （7）该电路是一个四进制可逆计数器。X=0，为加计数；X=1，为减计数。 减计数 加计数 3 时序逻辑电路的设计方法 设计步骤： 1.对逻辑功能进行分析，画出原始状态图； 2.列出状态表并进行状态化简； 3.状态分配（编码）； 4.选定触发器，求驱动方程和输出方程； 5.画出逻辑电路图； 6.检查电路能否自起动。 例1、设计一个110序列检测器，当电路测试到该序列时输出为“1”，否则为“0”。 同步时序逻辑电路设计 序列检测器 X CP Z X：0101100111011001010110… X：0101100111001001010110… Z：0000010000100000000001… 解：1、分析逻辑并化出原始状态转换图 Sa Sb Sc Sd 0/0 1/0 0/0 1/0 1/0 0/1 0/0 1/0 原始状态转换图 X/Z 现态 次态/输出 X=0 X=1 Sa Sa/0 Sb/0 Sb Sa/0 Sc/0 Sc Sd/1 Sc/0 Sd Sa/0 Sb/0 2、列状态表并化简 I、状态化简 （1）等效状态 输出相同，次态相同 现态 次态/输出 X=0 X=1 Sa Sa/0 Sb/0 Sb Sa/0 Sc/0 Sc Sd/1 Sc/0 Sd Sa/0 Sb/0 Sa和Sd为等效状态 输出相同，次态交错 现态 次态/输出 X=0 X=1 Sa Sb/0 Sd/1 Sb Sa/0 Sc/0 Sc Sc/0 Sa/0 Sd Sa/1 Sc/0 Sb和Sc为等效状态 输出相同，次态循环（略） 等效状态可以合并！ 现态 次态/输出 X=0 X=1 Sa Sa/0 Sb/0 Sb Sa/0 Sc/0 Sc Sd/1 Sc/0 Sd Sa/0 Sb/0 Sa和Sd等效，可以合并，用Sa来代替Sd，得简化状态表 （2）简化状态表 现态 次态/输出 X=0 X=1 Sa Sa/0 Sb/0 Sb Sa/0 Sc/0 Sc Sa/1 Sc/0 由简化状态表得简化状态图 Sa Sb Sc 1/0 0/0 0/0 1/0 1/0 0/1 3、状态分配和编码 现态 X=0 X=1 00 00/0 01/0 01 00/0 11/0 11 00/1 11/0 令：Sa=00，Sb=01，Sc=11 4 选D触发器，求驱动方程和输出方程 0 0 0 1 0 1 X X X 00 01 11 10 0 1 0 1 0 1 0 1 X X X 00 01 11 10 0 1 0 0 0 0 1 0 X X X 00 01 11 10 0 1 5、由驱动方程和输出方程可画出逻辑电路 用D触发器实现 6、检查电路的能否自起动 若电路进入无效状态“10”，则由状态方程： 1/0 00 01 11 0/0 0/0 1/0 1/0 0/1 10 4、常用时序逻辑功能器件（MSI） ? 计数器 ? 寄存器和移位寄存器 I、同步二进制计数器——74LS161集成计数器 1）集成计数器 （3）74LS161功能表 例、 74LS161构成任意进制计数器 1) 用异步反馈清“0”法，构成十进制计数器 CP Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 缺点：“1010”短暂出现，形成干扰。 2) 用同步置数法，构成十进制计数器 CP Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 Q3 Q2 Q1 Q0 Q Q D Q Q D Q Q D Q Q D A0 A1 A2 A3 CLR 取数脉冲 接收脉冲 ( CP ) 四位数码寄存器 2） 寄存器和移位寄存器 i 并行 输入—并行 输出寄存器 1 1 0 0 1 0 0 1 1 0 0 1 1 i i 移位寄存器 三种移位寄存器 寄存器 左移 (a) 寄存器 右移 (b) 寄存器 双向 移位 (c) 左移寄存器 右移寄存器 五、半导体存储器（LSI） 1 随机读写存储器( RAM ) RAM特点：工作中，可随机对存储器的任意单元进行读、写。 按功能 分：RAM 可分为 静态、动态两类； 静