6-1 组合逻辑设计实践chenyu课件.ppt

class exersise;1、先将F转为或与表达式， F=∏ A,B,C,D （0，2，8，9，10，11，13） 2、直接卡诺图圈零化简。 F=（B+D）·（A’+B） ·（A’+C+D’）;1、先将F转为或与表达式， 得F=∏ A,B,C,D （0，2，8，9，10，11，13） 2、求F的对偶式。 FD=?A,B,C,D ( 2, 4, 5, 6, 7, 13, 15 ) 3、 FD的最简与或式为： FD =BD+A’B+A’CD’ 4、 FD的对偶式（FD）D =F。 F=（B+D）·（A’+B） ·（A’+C+D’）;1、先将F转为或与表达式， 得F=∏ A,B,C,D （0，2，8，9，10，11，13） 2、求F的反演式。 F’=?A,B,C,D (0， 2, 8, 9, 10, 11, 13) 3、 F’的最简与或式为： F’ =B’D’+AB’+AC’D 4、 F’的反演式（F’）‘ =F。 F=（B+D）·（A’+B） ·（A’+C+D’）; C h a p t e r 6 Combinational Logic Design Practices  组合逻辑设计实践;We will studay…….; Combinational Logic Design;Combinational Logic Design;6.1.1 block diagram(方框图)：(P345)  显示系统的输入、输出、功能模块内部数据通路和重要控制信号. BUS :(总线) (P344) bus is a collection of two or more related signal lines. In a block diagram, buses are drawn with a double or heavy line. size denoted in the bus name INBUS[31..0] or INBUS[31:0]). ; ;;block diagram;;6.1.2 Gate Symbols 逻辑门的符号;6.1.3 Signal Names and Active Levels (信号名与有效电平)(P347);6.1.3 Signal Names and Active Levels; Distinguish (区别) (P348); 6.1.4 Active Levels for Pins 引脚的有效电平(P349); Active Levels for Pins;6.1.5 Bubble-to-Bubble Logic Design “ 圈到圈”的逻辑设计 (P351);6.1.6 Drawing Layout (布局图);手工画图 计算机绘图;1.A multipleschematic usually has a “flat” structure(平面结构).;2. Much like programs, schematics can also be constructed hierarchically, the “top-level” schematic. 层次展开(自顶向下);6.1.9 Additional Schematic Information;(P360-361);6.2 Circuit Timing (电路定时);6.2.1 Timing Diagrams(定时图);敖鸦泣铭广壮门援承银兢碍蠕携攒哎姨待谨幽安咽字香馆赋讫包尖损独辟6-1 组合逻辑设计实践chenyu课件6-1 组合逻辑设计实践chenyu课件;6.2.2 Propagation Delay;;6.2.3 Timing Specifications  定时规格说明;; NEXT CLASS ;Standard MSI functions 中规模集成电路;6.4 decoder 译码器;6.4 decoder (P384);The most commonly used input code is an n-bit binary code, where an n-bit word represents one of 2n different coded values .