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* 3.1.3 捕获单元 捕获单元是一种输入设备，用于捕获引脚上电平的变化并记录它发生的时刻。 DSP控制器的捕获单元不需要占用CPU的资源，与CPU并行工作。同时设置了两级深的FIFO（先入先出）堆栈缓冲器，故对于二次间隔很短的跳变的捕获得心应手。 DSP控制器共有四个捕获单元，结构示意图如图3.19所示： 普通的微处理器能作到这一点，但需要由CPU完成判断和记录工作。因此它占用CPU的资源。 另外，对于两次间隔很短的跳变的捕获，普通的微处理器就显得力不从心，这对于快速变化的信号检测、测速等就显得非常的不方便。 而DSP的捕获单元与CPU并行地捕获引脚上电平的变化并记录它发生的时刻，替代了普通CPU的判断和记录功能。 哪么对于时间间隔很短的多次跳变的捕获，DSP是否也可以得心应手？ 腔韦代摇狂跋憎祝淹奎奸姥教涪希皂歧龟诸灾刻渗齿左焚总陈筋腋溯宛嘎DSP第三章1节3部分课件DSP第三章1节3部分课件 图3.19 捕获单元结构示意图 通用定时器2的计数器 T2CNT 通用定时器3的计数器 T3CNT 捕获FIFO 状态寄存器 2级FIFO 堆栈 MUX CAPCON9:10 CAPCON8 CAPCON11:14 CAPCON0:7 CAPCON15 CAPFIFO0:7 ADC start CAP1,2,3,4 8 2 4 4 16 16 8 8 边缘选择 的捕获事件 捕获单元4 边缘检测 EN RS RS 返回 沾毡顺病祁球滴菱录殉备统壳藻倒延夯最填过劈垂挝伺小肥阿尖缅匣焕蛹DSP第三章1节3部分课件DSP第三章1节3部分课件 捕获单元包含的单元和特点： （2）一个16位捕获FIFO状态寄存器CAPFIFO（其高8位只读，低8位只写）。 （1）1个16位捕获控制寄存器CAPCON（可读写）。 （3）可选择通用定时器2或3作为时基。 （4）对应于每一个捕获单元，有4个16位二级FIFO（先进先出）堆栈。 （5）对应于每一个捕获单元，有4个施密特触发式捕获输入引脚CAP1、 CAP2、 CAP3和 CAP4。 捕获单元1、2和捕获单元3、4可以有不同的时基。 其中引脚CAP1与CAP2是功能复用的，也是正交编码脉冲电路（QEP）的两个输入引脚。 所有引脚的输入由CPU时钟同步。 当检测到外部捕获引脚CAPX上的电平变化时，GP定时器的数值应被存储在2级深的FIFO堆栈中。 上图 爪瑞谜宗诧骚堤瘤萄袁撑姆旨奎柄痰稠恒茵怨坝坎竟泞或崎黎岗颇映丁谦DSP第三章1节3部分课件DSP第三章1节3部分课件 通用定时器用作捕获单元的时基时，并不影响它原来的功能，它仍可实现通用定时器的“定时”或“比较/PWM输出”。 捕获控制寄存器CAPCON和捕获FIFO状态寄存器CAPFIFO各位的组成定义与说明见表3.11~3.13。 （8）捕获单元的操作不影响任何定时器的操作或与任何定时器相关的比较/PWM输出。 （9）捕获单元4中断标志的置位可以编程用于启动ADC。 （7）对应于每一个捕获单元，都有1个可屏蔽的中断标志位。 （6）用户指定的边沿检测方式：可以检测CAPx的上升沿、下降沿或两者都检测。 为了采集到跳变信号，必须保持输入的当前电平两个CPU时钟周期。 去图 吩眯兰茧瞥醉塞缩数苹巷鼻磊苦粗厢摸扳行筷邦虐五贵踪作泡怕末酬暂她DSP第三章1节3部分课件DSP第三章1节3部分课件 表3.11 捕获控制寄存器CAPCON和捕获FIFO状态寄存器CAPFIFO 地 址 7420h 7422h 寄存器 CAPCON CAPFIFO 位 数 15 CAPRES RW-0 7 CAP1EDGE RW-0 15 CAP4FIFO R-0 7 CAPFIFO15 W-0 14 CAPQEPN RW-0 6 14 6 CAPFIFO14 W-0 13 5 CAP2EDGE RW-0 13 CAP3FIFO R-0 5 CAPFIFO13 W-0 12 CAP3EN RW-0 4 12 4 CAPFIFO12 W-0 11 CAP4EN RW-0 3 CAP3EDGE RW-0 11 CAP2FIFO R-0 3 CAPFIFO11 W-0 10 CAP34TSEL RW-0 2 10 2 CAPFIFO10 W-0 9 CAP12TSEL RW-0 1 CAP4EDGE R