第4章主存储器逻辑设计课件.pptVIP

计算机组成原理;1. 存储器容量扩展 位扩展 字扩展 字位扩展 2. 存储控制 集中刷新 分散刷新 异步刷新 3. 存储校验线路;复习（一）;复习（二）;复习（三）;1、存储器容量扩展;1、存储器容量扩展——位扩展; I/O;;;位扩展总结：;存储器容量扩展——字扩展; CS WE;;;字扩展总结：;存储器容量扩展——字位扩展;要求： 1、确定整个存储器所需的芯片数及芯片的分组情况 ； 2、确定存储器及每组芯片的地址范围； 3、说明地址线的分配方法，并画出存储器的结构图。;2114（1K×4）SRAM芯片组成容量为4K×8的存储器;2114（1K×4）SRAM芯片组成容量为4K×8的存储器;2114（1K×4）SRAM芯片组成容量为4K×8的存储器; 芯片 芯片地址 片选信号 片选逻辑;2114（1K×4）SRAM芯片组成容量为4K×8的存储器; 例：某半导体存储器总容量4K×8位。其中固化区2K字节，选用EPROM芯片2716（2K×8位）；工作区2K字节，选用SRAM芯片2114（1K×4/片）。地址总线A15～A0（低），双向数据总线D7～D0（低）。; 2K×8 1K×4 1K×4 1K×4 1K×4;片选信号的产生逻辑—寻找地址空间的特征值 4K空间需12位地址，A15~A12不用 芯片1：0000~07FF，A10~A0全部占用为地址信号，A11始终为0，此空间外地址的A11必为1，故片选逻辑为/A11 芯片2：0800~0BFF，A9~A0全部占用为地址信号，A11始终为1， A10始终为0，故片选逻辑为A11 ·/A10 芯片3：0C00~0FFF，A9~A0全部占用为地址信号，A11始终为1， A10始终为1，故片选逻辑为A11 ·A10;设计结果 芯片1使用11位地址A10～A0， A11用于片选 芯片2、3都使用并联的10位地址A9～A0， 并将A11、A10用于片选; 2716;芯片级存储器逻辑图应表示出： 所用存储芯片。 各芯片的地址线。 片选逻辑。 注意，芯片的片选信号一般是/CS，即低电平有效，设计往往先从逻辑命题真写出逻辑式 数据线。数据总线是双向总线，数据通路宽度8位。ROM芯片数据为单向输出。RAM芯片为双向连接。2114每片4位，分别连到数据线D7～D4和D3～D0，两组拼接为8位。 读/写控制R/W。2716没有R/W输入端，R/W信号只送至RAM芯片2114。 ;思考题：;思考题：;CS1 A15A14A13;存储系统;存储系统; Cache是为弥补主存速度的不足，在CPU 和主存之间设置的高速、小容量的缓冲存储器。 组成: 小容量的SRAM和高速缓存控制器组成。 功能：将CPU当前快要用到的部分数据块由主存复制到容量小、速度快的SRAM中，由SRAM向CPU直接提供它所需要的数据。; 为了使CPU不至因为等待存储器读写操作的完成而无事可做，可以采取一些加速CPU和存储器之间有效传输的特殊措施。实现的途径有： 主存储器采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长； 采用并行操作的双端口存储器； 在CPU和主存储器之间插入一个高速缓冲存储器(cache)，以缩短读出时间； 在每个存储器周期中存取几个字。 ;图4 -39 CPU存储器系统的关系;Cache的基本原理;Cache的基本原理;Cache的基本原理;Cache的基本原理;Cache的基本原理;主存与Cache的地址映射;;图4 -40 cache原理图;主存与Cache的地址映射;主存与Cache的地址映射;主存与Cache的地址映射;主存地址;直接映像的访存过程; 直接映像方式下的Cache内容由调入数据块的数据和调入块的主存 区号（称为“标记”）组成。; 例4-1：设在直接映像的Cache中，主存地址的区号5位，块号3位，CPU访存过程中，依次访问主存单元高8位地址为： 000110100001101000000 01100010010。 要求写出每次访问后Cache中的内容。; （2） 访问0010110，; （3）访; （4） 访中，访问Cache，Cache中内容不变； ; （6） 访; （7） 访; （8）访中，访问Cache，Cache中内容不变；; （9）访问000100