VerilogHDL第五讲Verilog实例课件.pptVIP

第五讲 门电路的描述和设计实例;5.1基本门电路的描述;5.1.1门电路列表;门与开关的说明语法可以用标准的声明语句格式和一个简单的实例引用加以说明 基本格式如下： 门的类型 [驱动能力延时]门实例1[，门实例2，门实例3……] 门的类型是门声明语句所必须的，它可以是VerilogHDL语法规定的26门类型中的任意一种。驱动能力和延时是可选的，可根据不同的情况选不同的值或不选。门实例1是在本模块中引用的第一个这种类型的门的名称及端口定义，而门实例n是引用的第n个这种类型的门的名称及端口定义。 例：nand #10nd1(a,data,clock,clear); 这个例子说明在模块中使用了一个名为nd1的与非门，输入为clock,data,clear 输出为a,输出与输入得延时为10个单位时间;5.1.2基本门的逻辑真值表;xor ;5.1.3门级延时的说明;5.1.4门级延时量的基本表示方式;5.2组合逻辑电路设计实例（1）加法器;module compare(equal,a,b); parameter size=1; output equal; input [size-1:0] a, b; assign equal =（a==b）? 1 : 0; endmodule;（3）3-8译码器;（4）BCD/七段译码器;（续）BCD/七段译码器;（5）多路器;（6）用门级结构描述D