《基于FPGA的FFT实现》.docVIP

基于FPGA的FFT实现 随着多年的研究，FFT算法已经趋于成熟，有组合数FFT算法和以维诺格兰为代表的一类傅立叶变换算法，实现的算法原理也是基于这些算法。 现成可编程门阵列(FPGA)是八十年代中期出现的新型高密度可编程逻辑器件，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。随着超大规模集成电路工艺的不断提高，单一芯片内部可容纳上百万个晶体管，FPGA/CPLD芯片的规模也越来越大，其单片逻辑门数目已达到上百万门，它所能实现的功能也越来越强。 用FPGA实现FFT处理器具有硬件系统简单、功耗低的优点，同时具有开放时间短、成本较低的优势。其中大部分的研究是针对FPGA的结构特点，充分使用了其RAM和灵活的逻辑资源实现并行处理和阵列处理来提高运算速度从而减少计算时间；也有部分提高运算精度和速度，提出自定义浮点格式FFT处理器的FPGA硬件实现方案；最近也有对FFT算法中部分计算的研究改进，使之更加适合FPGA结构，提高运算速度。 具体计划如下： 9月30日前完成课程论文计划书。 9月15日~10月1日，在这段时间里通过借阅相关书籍以及网上的相关资料，了解FFT的FPGA实现的原理硬件描述语言VHDL进行编程设计，并基于 FPGA进行实现摘 要 提出一种利用并行算法来实现FFT（快速傅里叶变换）及其逆变换IFFF（快速傅里叶逆变换）的设计方法。该处理器可由用户动态配置成64、256、1024点复数FFT或其逆变换IFFT。 关键词：FPGA，FFT，IFFT 1 引言??? 高速实时数字信号处理对系统性能要求很高，因此，几乎所有的通用DSP都难以实现这一要求。可编程逻辑器件允许设计人员利用并行处理技术实现高速信号处理算法，并且只需单个器件就能实现期望的性能。在数据通信这样的应用中，常常需要进行高速、大规模的FFT及其逆变换IFFT运算。当通用的DSP无法达到速度要求时，唯一的选择是增加处理器的数目，或采用定制门阵列产品。现在，随着微电子技术的发展，采用现场可编程门阵列（FPGA）进行数字信号处理发展迅速。采用现场可编程器件不仅加速了产品上市时间，还可满足现在和下一代便携式设计所需要的成本、性能、尺寸等方面的要求，并提供系统级支持。本文研究了基于FPGA的FFT及其逆变换IFFT处理器的硬件电路实现方法。在系统时钟频率为100MHz时，1024点复位FFT的计算时间只需要10μs左右。2 基4 FFT/IFFT算法??? 序列x(n),n=0,...,N-1的离散傅里叶变换为：这说明IFFT可以由FFT求出。因此，FFT和IFFT处理器可以用统一的硬件结构来实现。??? 对于FFT，设序列x(n)的长度为N=4p(p为整数)，则基4频率抽取蝶菜运算单元方程为：3 FFT/IFFT的硬件实现??? 我们采用Xilinx公司的Virtex-II系列FPGA来实现FFT/IFFT处理器。3.1 蝶形运算单元结构??? 基4频率抽取FFT计算一共包括了log4(N)级运算，其中，在每一级中包含了N/4个基4蝶形运算，蝶形运算器如图1所示。??? Virtex-II系列FPGA有内嵌18bit×18bit补码乘法器以及大容量用户可配置RAM，非常适合做大规模算术运算。图1所示的蝶形运算器可以在一个时钟周期内完成一次基4蝶形运算。其中，操作数A、B、C、D存放在RAM中，三个18位放置因子W1、W2、W3存放在ROM中。由于运算结果可能会超过原数据，所以要进行量化移位[1][2]。3.2 并行运算结构??? 通用DSP的蝶算单元通常是从内存中顺序读入四个操作数A、B、C、D，因而计算速度受到了很大限制。而使用FPGA可充分利用并行计算技术在一个时钟周期内并行读取四个操作数，以便完成一次基4蝶形运算。我们采用四对RAM×2（分别存放实部和虚部）来存储蝶算中的操作数A、B、C、D。如图2所示，处理器在每个时钟周期从RAM中读出数据A、B、C、D送入蝶形运算器（图1）。运算结果AO、BO、CO、DO在下一个时钟周期写回原地址。  ??? 图2中的四对RAM×2的地址A0，A1，A2，A3分别对应公式（3）中的n,n+4p-s-1,n+2×4p-s-1,n+3×4p-s-1。A0，A1，A2，A3可以按下述方法产生：??? 设a,b为两个递减计数器，它们组成一个大的计数器Counter=a×4p-1+b。如图3所示。 ??? ROTATEn(x,m)表示把x(n位二进制)循环左移m位。则图2中四个操作数地址为：??? 式（4）中每个地址对应一个RAM×2的入口地址。设操作数地址A的四进制表达式为A=（Kp-1...K1K0）4。定义Mk为A的所有四进制位数和除以4的余数式（5）中，mo