用可编程逻辑器件进行组合电路设计时的延时分析 delay analysis of combinational circuit in using programmable logic device.pdfVIP

第28卷第2期 电气电子教学学报 VoL28No．2 0FEEE Apr．2006 2006年4月 JOURNAL 用可编程逻辑器件进行组合电路设计时的延时分析 张辉，王淑娟，蔡惟铮 (哈尔滨工业大学 电气工程及自动化学院，黑龙江哈尔滨150001) 摘要：随着高校EDA教学的不断深入，学生往往只注重设计工具、编程语言的熟练程度，而忽视了电路设计中的一些基本问题。本文详细分 析了组合电路中延时错误产生的原因，并提出了三种解决方法。 关键词：可编程逻辑器件；组合电路；延时 中圈分类号：TN79+1；TN702 文献标识码：A ofCombinati蚰alCircuitin DeVice DelayAnalysis UsIngProg跑mmableLogic Zl重ANG Hui，WANG ShI卜j啪，CAJWei—zheng ofEDAhashada evolutionin and studehtsattachim— uniVersities，but Abstr舵t：Teaching large colleges somebasic to toolsandhardware andoverIook PI』)design descriptionIanguage concepts． portanceusing This showsthat can and forwardthreekindsofmethodstos01Ve er— paper why delaysappearputs delay rorS． deVice；combinational K殛，Ⅵ，ol诅s：programmablelogic circuit；delay 0 引言 个组合电路，组合电路的输出作为D触发器的置 近年来，在许多学校已经成立了EDA／FPGA／ SOPC／等实验中心，培养了大批的新型电子设计人 才[1’2]。在实际的教学中，很多学生往往注重PI。D 工具的使用以及VHDI。语言的编程能力的提高，而 “1”。对这样简单的电路进行时序仿真，即用实际芯 忽视了进行数字电路设计的一些基本问题，导致理 片作为适配目标进行综合，考虑各元件的延时，仿真 论与实际脱节。其中，由于组合电路设计的延时而 结果含有时序信息。图2是理想的时序仿真结果， 产生的错误是经常出现的。本文以一个组合电路为 复位使能后计数器输出为“o”。随后，复位不使能， 例，分析了组合电路延时对于电路功能的影响，以及 在时钟clk的作用下，计数器开始计数。对于触发 消除组合电路延时影响的方法。文中选用A1tera器，初始值为“1”，在时钟clk2的上升沿，进行置数， MaxplusⅡ作为PID设计工具，适配芯片选用由于数据输入端始终为“o”，故输出由高变低，直到 EPM7128SI￡84—7进行综合。