基于ADSP-BF537的视频SOC验证方案设计.PDFVIP

基于ADSP-BF537 的视频SOC 验证方案设计 李阳1，刘政林1，汤加跃2，邹雪城1 (1． 华中科技大学电子科学与技术系，湖北武汉430074 ；2 ．深圳艾科创新微电子有限公司，广东深圳518057) 关键词：SoC，数字系统，处理器，ADSP-BF537 ，IP，视频 随着硅片集成技术的高速发展，片上系统SoC(system-on-a-Chip) 已经成为现代数字系统设计的必然趋势。SoC 和一般数字系 统最主要的区别是前者在单一硅片内集成了独立的嵌入式CPU，必要的存储器控制器也要求集成到SoC 芯片内，所以对SoC 系统的软硬件协同实时验证便成为SoC 设计的难点。基于IP 的可重用设计方法已经成为数字系统设计工程师普遍采用的系统 设计方法。于是，设计者采用第三方IP 或自行设计的软核或两者的组合来搭建符合要求的系统。对于一个SoC 系统，嵌入式 CPU 的选择至关重要。第三方提供CPU 的方式有软核和固核，如果在设计过程中仅被授权采用第三方优化的固核(版图级)，则 前端FPGA 实时验证问题自然凸现出来。解决的办法是选择相应CPU 的验证开发板或者采用其他处理器。本文介绍一种利用嵌 入Blackfin 处理器的ADSP-BF537 作为处理器进行SoC 的FPGA 实时验证的方案及其总线接口转换模块的设计。SoC 系统验 证平台结构框图如图1 所示。 1 ADSP 简介 ADSP 是ADI(Analog Device Inc ．)公司推出的一系列高性能低功耗DSP 芯片，而基于Blackfin 处理器的ADSP-BF533 一经推 出便被很多国家的设计人员立即采用，后续系列产品ADSP-BF5xx 也被更多的系统设计厂家应用到各自的产品中。正是因为 ADSP-BF5xx 系列芯片是以功能强大性能卓越的Blackfin 处理器为内核而推出的高效DSP 芯片，使得人们可以采用 ADSP-BF5xx 系列芯片作为处理器进行视频SoC 的FPGA 实时验证。Blackfin 处理器集成了一个由ADI 公司和Intel 公司联合 开发的基于MSA(Micro Signal Architecture)的16 ／32 位嵌入式处理器，支持32 位RISC 指令集，采用10 级流水线，集成了 两个16 位乘法加速器，内核主频最高可以达到600MHz[1] 。 2 ADSP 外部Momory 总线介绍 ADSP 外部Memory 总线可以进行同步或异步操作，前者是通过时钟输出端CLKOUT 进行同步的。本文所采用的ADSP-BF537 Ez-kit Lite 开发套件的外部Memory 总线的可用地址仅为19 位(ADDR[19：1])，并且采用AMS[3 ：0]选中相应的外部区域。 ADSP-BF537 的四个选通信号线对应的外部Memory 地址范围如表1 所示[2]。可以看出，直接利用ADSP 外部Memory 总线操 作的地址空间只有4MB 容量，显然不能满足SoC 的选址需求，必须进行接口总线的转换来提高寻址范围。 ADSP-BF537 外部Memory 读写时序波形如图2 所示，其中的ARDY 信号是由外设产生的。ADSP 通过设置EBIU_AMBCTLx 寄存器，允许传输过程中使用ARDY 握手信号，用来增强系统运行的准确度。ARDY 信号的有效电平是可以设置的。 EBIU_AMBCTLx 寄存器还可以改变ADSP 对外读写操作的时序，包括数据建立时间、读写通路时间以及数据保持时间。例如， 图2 所示的写操作建立时间、通路时间和保持时间分别是2 个周期、2 个周期和1 个周期。如果使能ARDY 信号，并设置为高 电平有效，则在设定的读写时间内，ARDY 为低电平表示外设不能写入或者读出数据，需要ADSP 继续保持相应的读写等待状 态，直到ARDY 信号被拉为高电平；只有当ADSP 检测到ARDY 为高电平时，才能将DATA 数据作为有效数据。上述过程如 图2 中的读操作，ARDY 信号被拉低了一个周期。 ADSP-BF537 的外部Memory 地址总线位宽是ADDR[19 ：1]，这样可以使ADSP 灵活地对16 ／32 位数据进行地址选址。例如， 如果对连续地址进行16 位数据的读写操作，ADDR[19 ：1]只需依次加1，而ADSP 软件开发工具中相应的内部变量数据类型定 义为short 即可[3]；类似地，如果要读写的数据类型为int(32 位)数据，则每次访问外部地址时，ADSP 会连续产生两次读写操 作，并且地址总线ADDR[19