基于0.18μm＋CMOS抽头延迟链时间数字转换器设计.pdfVIP

ELECTRONICS WORLD ・技术交流 基于0.18μm CMOS抽头延迟链时间数字转换器设计 重庆邮电大学光电工程学院/国际半导体学院 王 巍 熊拼搏 周 浩 袁 军 【摘要】 本文提 出一种基 于0 .18 µm CMOS抽 头延迟链 时间数 字转换 器 （TDC,Time-to-Digital Converter ），共设计128级压控延迟 链 。通过对称结构延迟锁相环 的使 用，增加 了延迟链 的稳 定性 ，减 小 了系统时钟歪斜与抖动 。仿真结果表 明 ：电源电压 为1.8V ，参考 时钟频率为250MHz 时，TDC最低有效位 （LSB ）约为84.6ps ，有效精度(RMS) 约为40.6ps ，微分非线性-0.7LSB DNL0.8LSB ,积分非线 性-0.9LSBINL1.4LSB 。 【关键词】 抽头延迟链 ；时间数字转换器 （TDC ）；D触发器；最低有效位 （LSB ） Design of a tapped delay line Time-to-Digital Converter with 0.18μm CMOS WANG Wei ，XIONG PingBo ，ZHOU Hao ，YUAN Jun （Institute of Optical Information Science and Technology，School of Natural and Applied Science，College of Electronics Engineering，Chongqing University of Posts and Telecommunications ，Chongqing 400065，China ） Abstract ：This paper designed a tapped delay line Time-to-Digital Converter(TDC)based on 0.18 μm CMOS ，there is total level 128 voltage- controlled delay chain.The symmetric delay phase-locked loop is used to increase the stability of delay chain and reduce the system clock ’s skew and jitter.The simulation results show that:when the voltage is 1.8V，and the reference clock frequency is 250MHz，the least significant bit(LSB) is about 84.6 ps，the effective accuracy(RMS)is about 40.6 ps ，the differential nonlinear is -0.7 LSBDNL0.8 LSB ，the integral nonlinear is -0.9 LSBINL1.4 LSB. Key words ：Tapped delay line ；Time-to-Digital Converter(TDC) ；D flip-flop ；least significant bit(LSB) 时，D触发器对start信号进行采样，利用start信号被采样时所通过的 1 引言 延迟单元个数对其进行时间量化。其测量时序图如图2所示。 时间数字转换器（TDC,Time-to-Digital Converter ）广泛运用于 精确测量两段或多段时间间隔信号，涉及范围包括航空航天、高 能物理、空间科学等诸多领域。相比于传统时间测量方法过于依 赖时钟频率而难以达到更高分辨率而言，目前的时间数字转换器 采用了对时间的内插值技术，通过分部测量达到更高的时间分辨 率。目前TDC 的设计实现方法主要有基于CMOS 的全定制电路设