清华计算机组成原理实践环节第5部分：实验计算机设计(基础).pptVIP

实验计算机设计实验;FD-CES实验台功能模块介绍;一 前言 FD-CES为实验者开发调试一台实验 计算机提供了一系列功能模块，这里逐一 介绍它们的组成和使用。;二 运算器模块 运算器模块(ALU)主要由累加器A(74198)运算器 ALU(74181x2)、累加器暂存器ACT(74377)、暂 存器TMP(74373)、输出缓冲器BUFFER(74245)， 以及进位产生线路、累加器判零线路等构成。 为便于构造不同的运算器结构，该模块在累加器 的输入端、累加器暂存器的输入端，以及输出缓冲器 BUFFER的输入端，都设有数据通路选择开关。;1. 运算器模块逻辑框图和符号说明 图6-1是运算器模块逻辑框图。;回枉督阿愈氯谤滔壹突瓮选咕娠镶包厩验趋缝萧肇承抡伐霜袒念捂损时共清华计算机组成原理实践环节第5部分：实验计算机设计(基础)清华计算机组成原理实践环节第5部分：实验计算机设计(基础);图6-1 运算器模块;2. 运算器模块的组成和工作原理 该模块主要由算术逻辑单元ALU、累加器A，累加器暂存 器ACT，暂存器TMP、缓冲器BUFFER以及进位产生线路和 累加器A判零线路等组成。 算术逻辑ALU是由两片74181(U17、U18)构成，它是运 算器的核心。它可以对两个8位二进制数进行多种算术或逻辑 运算，具体由74181的功能控制条件M，S3，S2，S1，S0决 定。两个参加运算的数分别来自ACT和TMP(或Ri)，运算结果 可以直接送到累加器A或经BUFFER送到累加器A，以便进行 移位操作或参加下次运算。; 累加器暂存寄存器ACT采用74377，CG为低电平且接数 控制脉冲CC电平正跳时，ACT接数。ACT的输出不受控制地 直接加在ALU的A组输入端参加运算。 暂存器TMP采用三态输出锁存器74373。当它的接数控 制端CT为高电平时，接收内部数据总线IDB上的信息;当它 的输出控制端OT为低电平时，其所存信息加到ALU的B组输 入端参加运算。在构造运算器时，若只需控制TMP的输出， 则可将CT接+5V;若不需TMP暂存信息，则可将CT接+5V、 OT接地，使其直通，若OT接+5V，则TMP输出高阻态。; 输出缓冲器BUFFER采用三态传输器件74245，由OB信号 控制，OB为“0”，BUFFER开通，此时其输出等于其输入；当 OB为“1”，BUFFER不通，此时其输出呈高阻。 累加器A采用74198(20)???它具有并行接数、左移、右移、 保持等功能，具体由X0、X1、SR、SL决定。CA是它的工作 脉冲，正跳变有效。累加器A的主要使用方法见表6-1。;图6-2是累加器A判零线路; 此线路利用内存模块中的与门7411(U21) 对或非门7427(U22)的三个输出组合，产生 ZD信号。ZD为1表示累加器A当前的内容为 零。当ZC电平正跳时ZD状态被存人触发器 7474(U19)，信号Z是它的输出。;; 图6-3中的74153(U14)是双四选一数据 选择器。该模块将74153按上图连接，实际 上第一组四选一仅对ALU的进位输出Cn+4进行 倒相，第二组四选一才根据选择参数SA、SB 来决定其输出2Y的值，见表6-2。当进位触 发器7474(U19)的接数脉冲CP正跳变时，CY 等于2Y。;表6-2 SA,SB的输出控制关系;3. 运算器模块的使用 (1).三组数据开关的使用 为便于构造不同的运算器结构，运算器模块 上设置了三组数据通路选择开关。它们是: KAH、KAL(以下简称KA) KBH、KBL(以下简称KB) KCH、KCL(以下简称KC); 开关KA用于选择累加器A的输入。KA置左，使 累加器输入来自IDB;KA置右，使累加器A的输入 来自ALU。 开关KB用于选择缓冲器BUFFER的输入。KB置 左，BUFFER 的输人来自累加器;KB置右，使 BUFFER的输人来自ALU。 开关KC用于选择累加暂存器ACT的输入。KC置 左，使ACT的输入来自内部数据总线IDB;KC置右， 使ACT的输入来自累加器A。; (2).累加器移位功能的使用 累加器除具有接数和保持功能外，还具有 移位功能，为此指令系统可设置带进位或不带 进位的移位指令。不带进位移位指令控制较简 单，带进位的移位指令控制比较复杂，因为要 保证累加器A和进位发生线路同步执行。 表6-3列出了各种移位操作及所需控制。;表6-3 累加器位移功能的使用;三 寄存器堆模块 寄存器堆模块(REG)的设置，为实验仪 提供了四个8位通用寄存器。它对运算器结 构、运算速度、指令系统的设计等都有密 切的关系。本节主要介