数字电路第4章++同步时序电路分析与设计(新).ppt

第4章 同步时序电路分析与设计 第4章 同步时序电路分析与设计 例4-1 分析图4-1所示同步时序电路的功能，并画出电路的工作波形。假设电路的初始状态为Q1Q0=00。 例4-1 例4-2 分析图4-4所示同步时序电路的功能。 例4-2 例 分析图4-31所示电路的功能。 4.2 基于触发器的同步时序电路设计 ① 导出原始状态图或状态表 ② 状态化简 ③ 状态分配 ④ 触发器选型 ⑤ 导出输出和激励函数表达式 ⑥ 检查多余状态，打破无效循环 ⑦ 画电路图 二、 导出原始状态图或状态表 方法 状态定义法 列表法 树干分枝法 1、状态定义法 基本思路 根据电路要实现的功能，定义输入、输出变量和用来记忆输入历史的若干状态，然后分别以这些状态为现态，在不同的输入条件下确定电路的次态和输出。 定义状态的原则--宁多勿缺 优势与不足 实用面广，但初学者较难掌握。 状态定义法举例 输出定义： ① 直行 ② 右转 ③ 左转 状态图和状态表 2、列表法 例4-5 某序列检测器有一个输入X和一个输出Z，当收到的输入序列为“010”或“1101”时，在上述序列的最后1位到来时，输出Z=1，其它情况下Z=0，允许输入序列码重叠。试列出其原始状态表。 最长序列长度： n=4 需要记忆位数： n-1=4-1=3位 原始状态数： 2n-1=23=8个 状态定义： S0----000 S1----001 S2----010 S3----011 S4----100 S5----101 S6----110 S7----111 例4-6 画出 “1010”序列检测器的原始状态图。只有检测到“1010”序列输入时，输出Z才为1；而一旦Z为1，则仅当收到X=1时Z才变为0。假定允许输入序列码重叠。 课堂练习 例4-7 某时序电路有两个输入X、Y和一个输出Z。当电路收到3个或3个以上的Y=1后再收到1个X=1时，电路输出Z=1，其它情况下Z=0。另外，Y=1不一定要连续输入，且X、Y不可能同时为1。一旦收到X=1，电路将返回初始状态，重新开始检测过程。试画出其原始状态图并列出其原始状态表。 例4-7的状态图和状态表 三、状态化简 等价类与状态化简 观察化简法（合并条件法） 合并条件法使用注意事项 课堂练习 四、状态分配 ① 次态相同，现态相邻。即在相同输入条件下具有相同次态的现态应分配相邻的编码，这有利于激励函数的化简。 ② 现态相同，次态相邻。即同一现态在相邻输入条件下的不同次态应分配相邻的编码。这也有利于激励函数的化简。 ③ 输出相同，现态相邻。即在所有输入条件下具有相同输出的现态应分配相邻的编码。这有利于输出函数的化简。 2、状态分配举例 状态分配原则 ① 次态相同，现态相邻。 B—E, E—G ② 现态相同，次态相邻。 B—E,A—G,A—E ③ 输出相同，现态相邻。 A—E 带有任意项的原始状态表化简 状态相容 为了状态等价而将某个任意项Φ看作某个特殊状态的方法称为状态相容，化简后要用该特殊状态取代这个Φ。 最大等价类 例4-12 用T触发器设计一个可控同步计数器。当控制端X=0时，为3进制加法计数器；当控制端X=1时，为4进制减法计数器。 4.3 基于MSI模块的同步时序电路设计 ① 状态数少于计数器或移位寄存器模块的状态数时，原则上不必进行状态化简。 尽量使用计数器的自然计数功能或移位寄存器的移位功能实现电路的状态转换。 采用列控制激励表的方法求出MSI模块的激励函数表达式 尽量使用MSI组合模块实现组合网络。 例4-13 以计数器74161为核心，设计例4-11中的铁道路口交通控制器电路 。 编码状态图 74161的控制激励表 复杂表达式－－直接列数据选择表 逻辑图 例4-14 以74194为核心，设计例4-11中的铁道路口交通控制器电路。 A=X1 B=0 C=X1 D=0 Z=QA+QB+QC A=X1 B=0 C=X1 D=0 Z=QA+QB+QC 一、VHDL语法进阶 3、 null语句 null语句举例 3、4位二进制同步可预置加法计数器74163 4、米里型时序电路--火星探测车控制器(表4-21) 火星探测车控制器 火星探测车控制器（续） 火星探测车控制器（续） 74194的控制激励表 M1、M0、D