FPGA_ASIC-采用一组RTL以及综合时序约束完成功能等价的FPGA和ASIC.pdf

电子发烧友 电子技术论坛 白皮书 采用一组RTL 以及综合/ 时序约束完成功能等价的FPGA和ASIC 电子系统设计人员使用FPGA来实现他们的原型开发，利用器件的可编程能力验证硬件和软件。一旦 设计准备好进行量产时，设计人员寻找某类ASIC 以达到功耗、性能和成本目标，特别是，能够提供 硬件平台和工具包的ASIC ，支持目前采用了FPGA 的设计，可以使用相同的I/O 、存储器资源和IP 。 依据这些标准，设计人员降低了ASIC设计出现功能或者时序错误的风险。本文讨论Altera HardCopy ASIC 的发展、体系结构和功能，它作为封装和引脚兼容FPGA匹配器件，非常适合实现设计量产。 引言 Altera于2001年率先推出具有“无缝原型开发”功能的180-nm CMOS技术HardCopy®系列ASIC 。设计 第一代HardCopy ASIC产品的初衷是“加强”FPGA 的查找表(LUT)结构，使用少量定制互联层，通 过直接连线(ASIC)互联来替代可编程交换架构。FPGA原型中经过“强化”的其他逻辑模块包括I/O、 锁相环(PLL)、存储器以及串化器/解串器(SERDES)通道等，这些都原封不动地应用在HardCopy ASIC 中。自从推出第一代器件后，Altera又推出了基于130-nm、90-nm和40-nm CMOS技术的后续HardCopy ASIC产品。HardCopy ASIC与逻辑门阵列技术有相似的地方，预先作好了部分公共“基本”逻辑。 某一设计的投片会产生两种金属/两种转接层定制金属层模板，由此定义了某种器件。然后，采用定 制金属模板来处理基本晶片，进行测试，装配到与FPGA原型百分之百引脚兼容、基于相同硅片工艺 的封装中。 与可比的标准单元实现方法相比，新的HardCopy ASIC在定制互联晶片工艺步骤中预先处理基本晶 片，降低了NRE成本，缩短了ASIC制造时间。HardCopy ASIC与对应的Altera® Stratix®系列FPGA功 能等价，提供与FPGA相当的资源，但是减小了管芯尺寸，降低了功耗。最终的HardCopy ASIC是和 FPGA原型引脚完全相同的替代方案；因此，在原型产品/现场实验和最终产品器件之间可以保留相 同的系统电路板和软件。使用HardCopy ASIC进行投产时，不需要启动器件，因此能够进一步节省电 路板。HardCopy 电路板不需要安装闪存启动器件。 HardCopy ASIC系列 表1所示为HardCopy ASIC三种产品以及两种新一代器件随摩尔定律的发展。体系结构上的改进包括 在90-nm第三代HardCopy ASIC逻辑上的全面创新，提高了密度和性能，降低了功耗。40-nm HardCopy ASIC含有11.5M等价ASIC逻辑门、20.3 Mbits 内部RAM 、36个SERDES通道以及736个I/O 。这些 HardCopy III和HardCopy IV ASIC采用了各种封装，从成本最优的484引脚线键合封装到具有内部去 耦合电容的1,517引脚倒装焊封装。其核心频率高达400 MHz ，SERDES工作速率超过6.5 Gbps 。 表1. 5代HardCopy ASIC 器件 技术节点 可用逻辑门 内部存储器 I/O SERDES通道 HardCopy APEX™ 20KE 180 nm 622K 442 Kbits 808 - HardCopy Stratix 130 nm 1.82M 5.65 Mbits 773 - HardCopy II 90 nm 3.6M 8.8 Mbits 951 - HardCopy III 40 nm 6.9M 16.3 Mbits 880 - HardCopy IV GX 40 nm 11.5M 20.3 Mbits 736 36个通道 HardCopy功耗 HardCopy体系结构的一个重要特性是其功耗低于FPGA原型。由于HardCopy ASIC采