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大规模数字集成电路设计第三讲VHDL构造体的描述(1)描述方式操作符;ReviewVHDL程序组成部分及其功能;Review  VHDL程序的基本构成格式;本章要点;VHDL 构造体的描述方式;构造体的行为（Behavioral）描述方式 ;国家863超大规模集成电路设计SOC专项“可编程逻辑器件核及其编译开发”;T Region is a flash IP(0.35 um, 2P3M)It was provided by the foundryWe, CPLD designer, could use it in the simulation, but we could not see it.;s?20% f?40%;【例3-1】一个五端口电路如图3-2所示。我们希望它具有如表3-1所示的功能，问如何通过行为级描述来得到它的输入输出波形。 x sum y cin cout 图3-2 五端口电路; 表3-1此五端口逻辑电路功能表 ;对表3-1观察，可见规律： 输出信号sum和coun的值仅与n相关 n=0, (sum,cout)=0，0 n=1, (sum,cout)=1，0 n=2, (sum,cout)=0，1 n=3, (sum,cout)=1，1 2. 而n=输入信号为1的数目; ENTITY five_ports_circuit IS PORT (x,y,cin：IN std_logic ； sum,count：OUT std_logic)； END five_ports_circuit； ARCHITECTOR behavioral_view OF five_ports_circuit IS BEGIN PROCESS VARIABLE n ：INTEGER； CONSTANT sum_vector ：BIT_VECTOR(0 TO 3) ：=“0101”； CONSTANT carry_vector ：BIT_VECTOR(0 TO 3) ：=“0011”； BEGIN WAIT ON x, y,cin； n ：=0； IF x =’1’ THEN n ：=n+1； END IF； IF y =’1’ THEN n ：=n+1； END IF； IF cin =’1’ THEN n ：=n+1； END IF； sum =sum_vector (n) ； cout =carry_vector (n) ； END PROCESS； END behavioral_view；;表3.2;构造体的RTL描述方式;从表3.2总结得出：sum =x⊕y⊕cin cout=(x⊕y)·cin+x·y (3-1)式从(3-1)式看出该5端口电路为全加器 化简（3-1）式令：s=x⊕y,得到 sum=s⊕cin cout=s·cin+x·y (3-2)式（3-2）式描绘出了全加器中从输入端到输出端的数据流 据此可写出全加器的RTL构造 ：;【例3-2】 全加器的RTL级描述（硬件一一对应） ARCHITECTURE RTL_view OF full_adder IS SIGNAL s : std_logic; BEGIN s = x xor y; sum = s xor cin; cout = (s and cin )or (x and y); END RTL_view;;关于RTL描述;构造体的RTL描述方式应用举例;构造体的结构描述方式;【例3-3】全加器的一种结构描述 ;关于结构描述方式;重申：命名的规则！ ;操作符 ;记住：（）