西安邮电大学集成电路版图设计chapter1 绪论.pptVIP

CMOS集成电路版图 邓军勇 djy@xiyou.edu.cn 029内容 版图工程师的职责 通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。 反向分析实例 反向分析实例 正向版图设计 正向版图设计 数字IC设计的简单流程侧重版图 逻辑综合使用的单元库 library ( smic18_tt ) { delay_model : table_lookup ; in_place_swap_mode : match_footprint ; time_unit : 1ns ; voltage_unit : 1V ; current_unit : 1uA ; pulling_resistance_unit : 1kohm ; leakage_power_unit : 1nW ; capacitive_load_unit ( 1,pf ) ; nom_process : 1 ; nom_voltage : 1.8 ; nom_temperature : 25 ; …… cell ( AND2HD1X ) { area : 13.306 ; cell_leakage_power : 0.0512749 ; cell_footprint : and2 ; pin ( A ) { direction : input ; capacitance : 0; rise_capacitance : 0; fall_capacitance : 0; } 逻辑设计 module top_v3 (rst_n, cs_n, clk, cpu_wr, cpu_rd, cpu_addr, datain, dataout); input rst_n, clk, cpu_wr, cpu_rd, cs_n; input [2:0]cpu_addr; input [31:0] datain; output [31:0] dataout; //-------------------------------存储器接口 wire sel_x, sel_y, sel_m, sel_c, sel_s,sel_clr; reg [31:0] dataout; reg clr_oe; assign sel_x= (cpu_addr==3b000) !cs_n; //x always @ (posedge cpu_wr or negedge rst_start) begin if(!rst_start) start=1h0; else if(sel_c) start= datain[7]; // start end s_register_new s(.datain(mm_out),.dataout(s_out),.rst_n(rst_n), .en_wr(ctro1),.cpu_rd(cpu_rd),.clk(clk),.out_enb(out_enb), //del clr_n .syn_start(syn_start),.sel_s(sel_s),.clr_oe(clr_oe)); //star endmodule 网表片段 module body ( ai, bi, ci, si, ctri, ao, bo, co, so, ctro, rst_n, clk, mi, ssi, mo, sso ); input ai, bi, ci, si, ctri, rst_n, clk, mi, ssi; output ao, bo, co, so, ctro, mo, sso; MX2X1 U14 ( .S0(ctro),