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XX大学学生考试卷 （ A ）卷 考试课程 EDA技术 考试日期 2007年 1月15日 成 绩 课程号 教师号 任课教师姓名 考生姓名 学号（8位） 年级 专业 一、单项选择题：（20分） 基于EDA软件的FPGA / CPLD设计流程，以下流程中哪个是正确的：______________ A. 原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试 B. 原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试 C. 原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试 D. 原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程,并且该过程与器件硬件结构无关 B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 C. 综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程，映射结果不唯一 D. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 FPGA的可编程是主要基于什么结构：__________ A. 查找表（LUT） B. ROM可编程 C. PAL可编程 D. 与或阵列可编程 IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为：__________ A. 胖IP B. 瘦IP C. 硬IP D. 都不是 串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：_________ A. 面积优化方法，同时有速度优化效果 B. 速度优化方法，不会有面积优化效果 C. 面积优化方法，不会有速度优化效果 D. 速度优化方法，可能会有面积优化效果 在VHDL语言中，下列对时钟边沿检测描述中，错误的是：_________ A. if clkevent and clk = 1 then B. if clkstable and not clk = 1 then C. if rising_edge(clk) then D. if not clkstable and clk = 1 then 状态机编码方式中，哪种编码速度较快而且输出没有毛刺？_________ A. 一位热码编码 B. 格雷码编码 C. 状态位直接输出型编码 D. 都不是 不完整的IF语句，其综合结果可实现：_________ A. 三态控制电路 B. 条件相或的逻辑电路 C. 双向控制电路 D. 时序逻辑电路 以下对于进程PROCESS的说法，正确的是：________ A. 进程之间可以通过变量进行通信 B. 进程内部由一组并行语句来描述进程功能 C. 进程语句本身是并行语句 D. 一个进程可以同时描述多个时钟信号的同步时序逻辑 10．关于VHDL中的数字，请找出以下数字中数值最小的一个：__________ A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E1 二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分） 1．SOPC 2．PCB 3．RTL 4．LPM 5．CPLD 6．FSM JTAG指的是什么？大致有什么用途？ 第1页 共4页 三、VHDL程序填空：（10分） 下面程序是一个16位数控分频器的VHDL描述，试补充完整。 __________ IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE ________________________________; ENTITY PULSE16 IS PORT ( CLK : IN STD_LOGIC; LOAD : IN STD_LOGIC; D : IN _____________________________; FOUT : OUT STD_LOGIC ); END; ___________________ one OF PULSE16 IS SIGNAL FULL : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) ____________ CNT16 : STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN I