红绿灯交通管理器vhdl程序设计报告.docVIP

实验报告 姓名： 学号： 学院：通信 VHDL语言数字系统课程设计:红绿灯交通管理器 设计内容 该设计采用分层描述方法，以图形输入和原理图混合方式建VHDL描述文件。交通管理器顶层图形输入文件有控制器和三个各为模26、模30、模5的定时器组成，分别控制两个道口的通行时间和公共停车时间，系统由两组红黄绿灯指示和三组七段显示器作倒计时显示，由BCD码驱动。控制器按照流程图中状态的变化来控制红黄绿灯的变换以及计数器的计时。当某个计数器工作计数信号W1、W2或W3（进位输出），由“0”转为“1”时，表示计满，控制器转向下一个状态并计时。各定时器连接控制器的C1、C2或C3，当为“1”时，原计数器计时结束。整个系统循环互联。当计数器计数时，各个减法器同时做倒计时，输出接入七段译码显示器做倒计时显示。各减法器具有置数控制端，当控制端为“1”时，预置30，26，5。可以将时钟信号和置数信号一同设为进程敏感信号，减法计数器的始能端也对应控制器的C1、C2和C3上升沿开始倒计时。 交通灯具体设计内容： 设计三个加法计数器（30s,26s,5s）、控制器 设计三个减法器（30s,26s,5s）倒计时，用PROCESS（CLK,LD）异步预置 设计相应减法器的BCD码七段显示模块 设计总体状态转换器，完成各输入文件，并产生各模块后，再用原理图输入方式产生总图。 程序 加法计数器： 1、30秒 library ieee; use ieee.std_logic_1164.all; entity count30 is port( clk :in std_logic; enable :in std_logic; c :out std_logic); end count30; architecture a of count30 is begin process(clk) variable cnt :integer range 30 downto 0; begin if(clkevent and clk=1) then if enable=1 and cnt30 then cnt:=cnt+1; else cnt:=0; end if; end if; if cnt=30 then c=1; else c=0; end if; end process; end a; 30s加法计数器仿真波形 2、26秒 library ieee; use ieee.std_logic_1164.all; entity count26 is port( clk :in std_logic; enable :in std_logic; c :out std_logic); end count26; architecture a of count26 is begin process(clk) variable cnt :integer range 26 downto 0; begin if(clkevent and clk=1) then if enable=1 and cnt26 then cnt:=cnt+1; else cnt:=0; end if; end if; if cnt=26 then c=1; else c=0; end if; end process; end a; 26s加法计数器仿真波形 3、5秒 library ieee; use ieee.std_logic_1164.all; entity count5 is port( clk :in std_logic; enable :in std_logic; c :out std_logic); end count5; architecture a of count5 is begin process(clk) variable cnt :integer range 5 downto 0; begin if(clkevent and clk=1) then if enable=1 and cnt5 then cnt:=cnt+1; else cnt:=0; end if; end if; if cnt=5 then c=1; else c=0; end if; end process; end a; 减法计数器： 1、30秒 library ieee; use iee