soc期末试题低功耗设计.docVIP

SOC低功耗设计 摘要：( SOC) 时代, 功耗问题正日益变成VLSI系统实现的一个限制因素。对便携式应用来说，其主要原因在于电池寿命，对固定应用则在于最高工作温度。由于电子系统设计的复杂度在日益提高，导致系统的功耗得到其主要功耗成分。其次，以该主要功耗成分数学表达式为依据，突出实现SoC低功耗设计的各种级别层次的不同方法。 ,使低功耗设计变得日益重要。文章全面系统地介绍了低功耗设计的相关内容, 包括背景、原理和不同层次的功耗优化技术, 着重介绍了面向SOC 的系统级功耗优化技术。通过对已有研究成果按设计抽象层次和系统功能的分析, 指出了其优化的全局性不够充分。提出了基于软硬件协同设计的系统功耗优化思路和设计流程, 展望了SOC 低功耗设计的发展方向。 关键词：VLSI SoC低功耗设计 引言 CMOS晶体管在跳变过程中，短暂的电源和地导通带来的短路功耗和由漏电流引起的漏电功耗。其中跳变功耗和短路功耗为动态功耗，漏电功耗为静态功耗。以下是SoC功耗分析的经典公式： P = Pswitching + Pshortcircut + Pleakage = ACV2? + τAVIshort + VIleak （1） 其中是?系统的频率；A是跳变因子，即整个电路的平均反转比例；是C门电路的总电容；V是供电电压；τ是电平信号从开始变化到稳定的时间。 2.1 跳变功耗 跳变功耗，又称为交流开关功耗或负载电容功耗，是由于每个门在电平跳变时，输出端对负载电容充放电形成的。当输出端电平有高到低或由低到高时，电源会对负载电容进行充放电，形成跳变功耗。有公式（1）第一项可以看出，要想降低跳变功耗就需要降低器件的工作电压，减小负载电容，降低器件的工作频率以及减小电路的活动因子。 2.2 短路功耗 短路功耗又称为直流开关功耗。由于在实际电路中，输入信号的跳变需要经过一定的时间。所以当电压落到和之间时（其中和分别为NMOS管和PMOS管的阈值电压，为电源电压），这样开关上的两个MOS管会同时处于导通状态，这是会形成一个电源与地之间的电流通道，由此而产生的功耗便成为短路功耗。减少通道开启的时间，可以有效的减小短路功耗。 2.3 漏电功耗 漏电功耗主要是指有泄漏电流引起的功耗。在CMOS电路中主要有四种泄露电流，分别是亚阈值泄漏电流、栅泄漏电流、门栅感应泄漏电流和反偏结泄漏电流。电路的的漏电功耗是所有泄漏电流引起的功耗的总和。 在深亚微米工艺下，电路的功耗主要是跳变功耗，短路功耗和漏电功耗可以忽略不计，但随着工艺发展到纳米级时如图1所示，漏电功耗在整个功耗中的比例将显著提高。 图 1 不同工艺下动态功耗和静态功耗对比图 3、 SoC 低功耗设计技术 上述低功耗基础研究表明，功耗的降低是有限度的。首先是要限定在性能的约束范围内，否则功耗的降低可能会导致性能的大幅度降低。SoC 低功耗的设计应该从顶层到底层各个阶段进行优化设计的工作，主要运用各级的低功耗策略，如工艺级低功耗技术、电路级低功耗技术、逻辑（门）级低功耗技术、RTL级（寄存器传输级）低功耗技术、体系结构级低功耗技术、算法级低功耗技术、系统级低功耗技术等。 3.1 工艺级低功耗技术 在当前工艺水平，SoC 功耗主要由跳变功耗引起，而从公式(2)得知，通过降低电源供电电压，可以减少跳变功耗，这也是为什么集成电路由原来的 5V 供电电压降为 3.3V，又降为后来的 1.8V 以及 1.3V 甚至更低。但降低供电电压会面临一些问题，因为如果阈值电压不变，噪声容限（noise margin）将会减小，抗干扰能力减弱，信号传送准确性就会降低。为保持相当的噪声容限，阈值电压要随供电电压的减少而相应的减少。然而，当进入 0.13 微米工艺后，从公式(5)可看出，阈值电压的减少会导致静态功耗呈指数级增长。 因此用降低电压的方法来降低功耗，必须用其它的方法补偿相应的延迟损失，以避免系统性能下降。一个方法是通过开发系统的并行性和流水线；第二种方法：根据用户对电路性能的不同要求，通过操作系统动态控制时钟频率和电源电压，达到既保证性能要求，又节约功耗的目的；第三种方法：根据性能的要求，实时改变供电电压，在系统的关键路径上，保持较高的电压，以保证整个系统的性能，而在非关键路径上，降低电压以减少功耗。 此外，还可以通过更新工艺降低功耗，如多阈值工艺 MTCMOS (Multi-Threshold VT CMOS)和变阈值工艺VTCMOS (Variable Threshold VT CMOS) 。前者在关键路径上采用阈值较低的器件，而在非关键路径上用高阈值器件。虽然会因此增大延迟，但由此换得漏电功耗的降低；后者采用动态改变衬底偏置电压以改变阈值。工作期间，n 型阱（N well）偏置电压维持在 V