90 nm cmos工艺下串扰延迟及其测量电路的研究 research of crosstalk delay and the measurement circuit for 90 nm cmos process.pdfVIP

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2017-08-20 发布于上海
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90 nm cmos工艺下串扰延迟及其测量电路的研究 research of crosstalk delay and the measurement circuit for 90 nm cmos process

第30卷第1期电子器件 v01．30No．1 2007年2月 Q血eSeJDⅡr阻lOfEIectron瑰丽瑚 Feb．2007 融sea】劬of(溉talkandthe帐嬲u咖瑚tCircuitfor90啪心螂Pmc麟 Delay ’以NG‰7z，GA0 y0”g，ⅢNi竹g嗍gi (眈∞以榭班盯口∞￡ro，2缸凸gi地8ring，Ⅺ’口规晚i删si砂o，nc^加fogy，Ⅺ’啪710048，岛i徽) crosstalkfor90nmCMOS issimulatedand simulationresults Abstract：Thedelay process analyzed。The showthatthewire for1mm ismuch thanthe Undertheworst delay． condition， delay length larger gate thewire for1mm ismorethan6 timesof Whenthe take delay 1ength gatedelay． couplingcapacitances effects，thecrosstalkisthedominantfactforwire Anovelcircuittomeasurethecrosstalkde— delay delay． forUDSMis thecircuitconsistsofVCOandseveral Thecircuitissimulated lay presented，and triggers． thesimulation thatthemaximum withHSPICE，and resultsshow measurementerroris1．33％． words：UltraSub—Micron(UDSM)；Crosstalk Key Deep delay；CMOStechnology EEACC：2570A；7310Z 90nm CMoS工艺下串扰延迟及其测量电路的研究杨媛，高勇，余宁梅 (西安理工大学电子工程系，西安710048) mCM0s工艺下1 摘要：仿真分析了90啪cM0s工艺中串扰延迟的趋势，结果表明，90 mm的连线延迟远大于单位门的延迟，最坏情况下1mm连线延迟约为单位门延迟的6倍，而当线间耦合电容发生作用时，串扰延迟在连线延迟中起主要作进行了仿真，结果表明所提出的电路最大测量误差为1．33％。关键词：超深亚微米(uDsM)；串扰延迟；cM0s工艺中圈分类号：TN405．97；田¨32 文献标识码：A 随着集成电路向超深亚微米UDSM工艺发展，真；提出了一种测量串扰延迟的新型电路，对电路进诸多因素影响了门和连线的延迟。互连线之间的耦行了仿真分析。合电容就是影响信号完整性和电路延迟的重要因 1互连线延迟素，且成为系统设计的必须考虑因素之一[1弓]。集成电路进入深亚微米后，门的延迟变得越来越小，而