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储存 技 术 基于伪静态存储器的设计 伪静态存储器的设计是用于直接替代静态随机存储 定但对／cs与A之间的相对时间通常不会在产品设计手 器．即使内部存储器的操作并非静态。商业化的两种伪 册中提到．更遑论得到保证 对sRAM来说，这并不紧要。 静态存储器分别是伪静态随机存储器及铁电随机存储器 但唯一的要求是地址存取时间必须足够快。微控制器允许 (FRAM】。本文所描述的技术与电路可用于设计伪静态存储 的时间是两个时钟脉；中周期(T)减去地址或片选信号传 器．可直接替代静态存储器。通过移动电话中PsRAM的快 输延迟(tADR与tcs的最大值)及微控制器数据的建立时间 速采用．及从BBsRAM向FRAM的持续迁移。 (tsu)。在大多数情况下．tADR与tcs的数值相同因此． 伪静态(Pseudo—statlc)存储器的设计是用于直接替以哪种方式计算结果都样。 代静态随机存储器(sRAM)．即使内部存储器的操作并非 静态。商业化的两种伪静态存储器分别是伪静态随机存储 器(PsRAM)及铁电随机存储器(FRAM】。PsRAM针对慢 速sRAM应用当纯粹计算每个位的成本时具有竞争优势。 FRAM针对电池后备sRAM(即8BsRAM)应用，在系统成本 及产品供应方面具有竞争力。FRAM还有一个目标用途是非 易失性数据获得的应用．在这种应用中可以提供卓越的性 能。本文将解释这两种伪静态存储器如何实现其功能及有 助于简化系统设计人员的工作。 地址变换检测(ATD)是异步静态存储器的一个独特 功能。此系列存储器芯片允许地址引脚在任何时间内以任 何速率不断地变换，保证存储器在地址引脚稳定的tAA(地 址存取时间)内输出正确的数据(见图1)。 图z接微接口 这种时序灵活性使微控制器和微处理器设计者能轻 为了控制引脚的数量，现代的微控制器上的每个引脚 易地控制存储器接口信号的相关时序。带直接存储器接 端口．几乎都不止一种用途。这种多功能性的一个副作用 口(如非多路复用地址／数据)的典型微控制器的片选输 是每个引脚都有不同的内部延迟。除非对每项延迟都进 出及地址都是由同一时钟脉冲边沿驱动《见图2)。虽然从 行特别控制．否则很可能至少有一个地址引脚信号比片选 cLK至／csCtcs)及cⅨ至A(tADR)的时间通常都作了规 信号稍慢。外部因素也会使情况变得复杂。通用的系统设 计技术涉及存储器与／或外围设备间共享地址总线的问题 但片选信号通常又不在外部设备之间共享。结果 即使保 证地址信号输出在微控制器发出的片选信号之前 这种时 序关系亦可能在存储器的引脚处丢失。对异步静态随机存 储器来说．地址信号偏移失真无非就是所需的存取时间缩 短，但这不会影响功能：而对伪静态存储器来说 片选信 号与最慢的地址信号之间的相对时间却是个关键参数，下 面将会加以说明。 伪静态随机存储器内部如动态随机存储器《DRAM)运 ATD 圈1：sRAM 行，因此．在内部存储器必须不断地刷新，以保持存储状 万方数据 61 20