数字逻辑 第三章 集成门电路与触发器.ppt

触发器结构 有两个稳定状态”1”和”0” Q = 1（ Q’ = 0 ）为“1”状态 Q = 0（Q’ = 1）为“0” 状态 功能表 与非门构成的R-S触发器的逻辑功能描述如下 状态表 状态表反映了触发器在输入作用下现态和次态之间的转移关系 状态图 状态图是一种反映触发器两种状态之间转移关系的有向图。 状态图 状态图是一种反映触发器两种状态之间转移关系的有向图。 次态方程 若把触发器次态 Q(n+1)表示成现态 Q和输入RS的函数 激励表 触发器的激励表反应了触发器从现态Q转移到某种次态Qn+1时，对输入信号的要求 基本R-S触发器的优点是结构简单 它不仅可作为记忆元件独立使用，而且由于它具有直接复位、置位功能，因而被作为各种性能完善的触发器的基本组成部分 但由于R、S之间的约束关系，以及不能进行定时控制，使它的使用受到一定限制 功能表与激励表 状态表与状态图 次态方程 功能表与激励表 状态表与状态图 逻辑功能描述 CP=1 J=0, K=0 逻辑功能描述 CP=1 J=1, K=0 ,Q=1 逻辑功能描述 CP=1 J=1, K=0 ,Q=1 逻辑功能描述 逻辑功能描述 当CP=1 J=1, K=0 Qn+1=1 逻辑功能描述 CP=1 J=0, K=1 ,Q=1 逻辑功能描述 CP=1 J=0, K=1 ,Q=0 逻辑功能描述 当CP=1 J=0, K=1 Qn+1=0 逻辑功能描述 CP=1 J=1, K=1 ,Q=1 逻辑功能描述 CP=1 J=1, K=1 ,Q=0 逻辑功能描述 CP=1 J=1, K=1 功能表与激励表 状态表与状态图 次态方程 引起空翻的原因是什么？ 因为在时钟脉冲作用期间，输入信号直接控制着触发器状态的变化。即当时钟CP为1时，输入信号发生变化，触发器状态会跟着变化，从而使得一个时钟脉冲作用期间引起多次翻转。 计数状态下，正脉冲（CP=1期间）太长。 时序图 CP Q 下降沿翻转！ 三、JK触发器 R2 S2 C F从 R1 S1 C F主 CP K J JK触发器有两个输入控制端J、K，它的功能最完善 JK触发器的功能 =0 =0 被封锁 保持原态 J=K=0时： R2 S2 C F从 R1 S1 C F主 CP K J JK触发器的功能 =1 =1 触发器状态与原来相反 J=K=1时： R2 S2 C F从 R1 S1 C F主 CP K J JK触发器的功能 =0 =1 Qn=0时 0 1 Qn+1=1 1 J=1，K=0时： 分两种情况 （Q=0,Q=1） K J R2 S2 C F从 R1 S1 C F主 CP JK触发器的功能 =0 =1 Qn=1时 0 0 F主被封 保持原态 Qn+1 =1 R2 S2 C F从 R1 S1 C F主 CP K J 1 0 J=1，K=0时，无论触发器原来状态如何，当CP脉冲触发后，触发器输出为1状态。 JK触发器的功能 =1 =0 Qn+1=0 同样原理： J=0，K=1时： R2 S2 C F从 R1 S1 C F主 CP K J 功能表 逻辑符号 JK触发器不存在不定状态，逻辑功能比RS触发器完善 C Q K J 时序图 CP K J Q J?Q 保持 T 四、 D触发器 D c d a b CP 输入端 CP=0时，a、b门被堵塞，输出保持原态： 0 1 1 保持 D c d a b CP CP=1时，a、b门被打开，输出由D决定： 若D=0 1 0 1 1 0 0 1 D c d a b CP CP=1时，a、b门被打开，输出由D决定： 若D=1 1 1 0 0 1 1 0 D c d a b CP RD SD D C Q 功能表 逻辑符号 CP D Q 例：画出D触发器的输出波形。 五、 T和 T ′触发器 T 触发器 C Q K J CP T T=0，即J=K=0，CP脉冲触发后，触发器保持原态 T=1，即J=K=1，CP脉冲触发后，触发器状态与原态相反 T ′ 触发器 C Q K J CP T’ 在计数脉冲的作用下，触发器的状态随着计数脉冲的输入而改变。 1. JK触发器转换成D触发器 C Q K J D CP 3.4.3 触发器逻辑功能的转换 2. JK触发器转换成T触发器 C Q K J T CP 3. D触发器转换成T′触发器 C Q D CP 　　作业: 3.11, 3.13, 3.14，3.15 二、 D触发器 　　对时钟控制R-S触发器的控制电路稍加修改，使之变成如下图(a)所示的形式，这样便形成了只有一个输入端的D触发器。其逻辑符号如图 (b)所示。 　　修改后，控制电路在时 钟脉冲作用期间(C=1时)， 将输入信号D转换成一对互 补信号送至基