第3章EDA设计流程和其工具.pptVIP

第3章 EDA设计流程及其工具 3.1 EDA技术的实现目标 ASIC的实现途径： 1、超大规模可编程逻辑器件 FPGA：Field Programmable Gate Array 现场可编程门阵列 CPLD：Complex Programmable Logic Device 大规模可编程逻辑器件 特点：直接面向用户，具有极大的灵活性和通用性，使用方便．硬件测试和实现快捷，开发效率高，成本低，上市时间短，技术维护简单，工作可靠性好等。 2、半定制或全定制ASIC 统称为掩模(MASK)ASIC，或直接称ASIC。 特点：用户设计IC，IC 厂家生产 三种级别： A、半导体元件、连线的大小与尺寸，电路全定制 B、片内晶体管固定，用户设计连线 半定制 C、库内含标准单元，如SSI逻辑块、MSI逻辑块、数据通道模块、存储器、IP，乃至系统级模块。用户在EDA工具上进行开发/粘贴。 3、混合ASIC 混合ASIC：指既具有面向用户的可编程功能和逻辑资源，同时也含有可方便调用和配置的硬件标准单元模块，如CPU、RAM、ROM、硬件加法器、乘法器、锁相环等。 3.2 基于VHDL的自顶向下设计方法 1、传统电子系统的设计方法--自底向上 首先确定构成系统的最底层的电路模块或元件的结构和功能．然后根据主系统的功能要求，将它们组合成更大的功能块，使它们的结构和功能满足高层系统的要求。以此流程，逐步向上递推，直至完成整个目标系统的设计。 例：对一个电子系统的设计，首先决定使用的器件类别和规格，如74系列的器件、某种RAM和ROM、某类CPU或单片机以及某些专用功能芯片等；然后是构成多个功能模块，如数据采集控制模块、信号处理模块、数据交换和接口模块等，直至最后利用它门完成整个系统的设计。 特点是必须首先关注并致力于解决系统最底层硬件的可获得性，以及它们的功能特性方面的诸多细节问题；在整个逐级设计和测试过程中，始终必须顾及具体目标器件的技术细节。在这个设计过程中的任一时刻，最底层目标器件的更换，或某些技术参数不满足总体要求，或缺货，或由于市场竞争的变化，临时提出降低系统成本，提高运行速度等等不可预测的外部因素，都将可能使前面的工作前功尽弃，工作又得重新开始。 结论：是一种低效、低可靠性、费时费力、且成本高昂的设计方法。 2、EDA--自顶向下的设计方法 (1)提出设计说明书，即用自然语言表达系统项目的功能特点和技术参数等。 (2)建立VHDL行为模型。可使用VHDL的所有语句而不必考虑可综合性。还可包括ASIC或FPGA以外的器件，如RAM、ROM、单片机，可根据这些外部器件的功能特性设计出VHDL的仿真模型，将它们并入主系统的VHDL模型中。事实上，有许多公司提供各类流行器件的VHDL模型，如51、PIC、386模型等。建立一个完整统一的系统行为模型而进行整体仿真。有的VHDL模型既可用来仿真，也可作为实际电路的一部分．例如，现有的PCI总线模型大多是既可仿真又可综合的。 (3)VHDL行为仿真 ：对顶层模型进行仿真测试，检查模拟结果，继而进行修改和完善。这一过程与最终实现的硬件没有任何关系，也不考虑硬件实现中的技术细节。 (4) RTL级 (Register Transport Level寄存器传输级)建模。用VHDL中可综合子集中的语句完成的，即可以最终实现目标器件的描述。 (5)前端功能仿真。功能仿真与硬件无关 (6)逻辑综合。使用逻辑综合工具将VHDL行为级描述转化为结构化的门级电路。 (7)结构综合。主要将综合产生的表达逻辑连接关系的网表文件，结合具体的目标硬件环境进行标准单元调用、布局、布线和满足约束条件的结构优化配置，即结构综合。 (8)门级时序仿真。将使用门级仿真器或仍使用VHDL仿真器进行门级时序仿真，在计算机上了解更接近硬件目标器件工作的功能时序。在这一步，由于考虑布局布线延时，可得到更精确的时序。对电路功能进行最后检查。 (9)硬件测试。 小结：从高抽象级别到低抽象级别的设计周期。 3、自顶向下的优点 1、自动化程度高，人为介入少。综合工具可以将高级别的模型转化生成为门级模型，我们主要是根据仿真的结果和优化的指标，控制逻辑综合的方式和指向。 2、可移植性好：VHDL设计优秀的可移植性、EDA平台的通用性以及与具体硬件结构的无关性，使得前期的设计可以容易地应用于新的设计项目，则项目设计的周期可以显著缩短。 3、可分解为不同的工作小组完成不同的模块。 3.3 FPGA／CPLD设计流程 FPGA／CPLD开发流程框图 一、设计输入(原理图／HDL