Verilog HDL教学讲义 1st Edition.pdfVIP

Verilog HDL 教學講義 st 1 Edition 23th CYAC.Academic 概述 概述 〃什麼是硬體描述語言( HDL Hardware Description Language ) ? 硬件描述語言(HDL)顧名思義就是描述數位電路和設計數位系統的語言。 設計者可利用這種語言來描述自己的設計想法 ，利用電子設計自動化(EDA) 工具進行仿真，再用ASIC 或FPGA 實現其功能 ，常見有Verilog 和VHDL 。 〃什麼是 FPGA ( Field Programmable Gate Array ) ? 現場可程式邏輯閘陣列，是一種可以使使用者進行編程的邏輯閘元件 。 FPGA 的IC 內部已經預先製作好各種的邏輯閘、數位電路，只須將編寫好的 HDL 檔案燒錄至FPGA ，改變FPGA 內部邏輯閘的連接，達到實現的效果。就 某種程度上FPGA 與Verilog 的關係就好比MCU 與C 語言的關係。 〃關於Verilog HDL 教學講義 此講義算是Verilog 的＂重點整理＂或＂備忘錄＂，內容較為精簡，不 會做詳細的解釋，若是沒學過Verilog 的初學者，建議有了解的人來教學、 解答，較不建議拿來自學。 〃關於Verilog Verilog 是結構鬆散的語言 ，也就是自由的語言，相對來說也就是不嚴 謹的語言，這種語言的好處是容易撰寫，但缺點就是容易出現BUG ，所以建 立一套良好的撰寫風格 、用法，會影響到日後的撰寫。 Verilog 是一種容易入門，但不易掌握的語言 ，從 常用到的關鍵字 右表就可看的出來，雖然常用到的東西並不多 ，但確 module 實了解這些就足夠了。 input , output , inout Verilog 是硬體描述語言，描述硬體的語言，雖然 wire, reg, parameter 與C 相似，但概念卻是大不同 。 always@(), assign 〃軟體是循序的，硬體是並行的 posedge , negedge C 語言是一行一行的執行，而硬體電路則是只 if-else, case, begin ... end 要一供電 ，所有的電路就會同時工作。 〃硬體要循序，要靠Clock 和FSM 常用到的運算子 如果硬體要循序就要利用 Clock 和有限狀態機， = , = (賦值) 一個狀態一個狀態的執行。 , , = , = 〃Verilog 程式碼沒有先後之分 != , == 除了Blocking 先後順序執行和Non-Blocking 的 [] , {} 同時執行外，Verilog 的程式碼沒有前後順序之分 ， , 先寫的不代表先執行，後寫的也不代表會後執行， +, - , * , / , % 所以才稱為 『描述』語言，而非 『程式』語