用MentorGraphics公司的ModelSim做分析设计-Read.PPT

用Mentor Graphics公司的 ModelSim做分析设计 报告人：余舟 电子科技大学—Mentor Graphics公司 EDA/SOC设计及培训中心 培训简介 内容：熟悉ModelSim5.6的仿真环境， 学习 ModelSim的使用 面向对象：EDA设计大赛参赛人员 培训单位：电子科技大学—Mentor Graphics公司 EDA/SOC设计及培训中心 培训议程 EDA设计概述 ModelSim产品简介 用ModelSim进行功能仿真 用ModelSim进行时序仿真 具体使用及讨论时间 EDA设计概述 ModelSim产品简介（1） 由Mentor Graphics公司 的子公司Model Tech公司开发 工业上最通用的仿真器之一 支持Verilog 和 VHDL仿真 OEM版本允许Verilog仿真 或者 VHDL 仿真 ModelSim产品简介（2） ModelSim/SE 首要的版本，能混合仿真Verilog 和 VHDL ModelSim/XE OEM版,包含Xilinx公司的库文件 ModelSim/AE OEM版,包含Altera公司的库文件 ModelSim产品简介（3） ModelSim 用户界面 ModelSim产品简介（4） Main 窗口 ModelSim --这是设计加载前的提示符 --能浏览帮助, 编辑库, 编辑源代码而不用调用一个设计 VSIM --设计加载后显示的提示符 --告诉我们仿真器的行为 动作(命令、信息、声明) ModelSim产品简介（5） Main 窗口：库 Design Menu - Browse Libraries 加入新库或编辑已有的库 浏览和编辑库目录 ModelSim产品简介（6） Main 窗口：启动窗口 Design Menu - Load New Design 用于选择要加载的设计 选择: 时间分辨率 支持 1, 10,100等多种时间尺度 包含顶级设计单元的库 顶级设计单元 Entity/Architecture 构造 模块 ModelSim产品简介（7） Main 窗口：选项 Options Menu -Simulation Options ModelSim产品简介（8） Structure 窗口 设计的结构多层浏览 VHDL (o) - Package, component instantiation, generate and block statements Verilog (?) – module实例, named fork, named begin, task, 和 function Instantiation label, entity/module, architecture 成为当前层 for Source 和 Signals 窗口, updates Process 和Variables 窗口 ModelSim产品简介（9） Source 窗口 ModelSim产品简介（10） Source 窗口 描述 显示所选的HDL项的信息 检查 显示所选HDL项当前仿真值 ModelSim产品简介（11） Process 窗口 显示外部和内部的处理 View - Active 显示当前仿真众所有在执行前预定的processes View - In Region 显示在Structure 窗口中选定的所有 processes 的名字 ModelSim产品简介（12） Process 窗口 显示外部和内部的处理 View - Active 显示当前仿真众所有在执行前预定的processes View - In Region 显示在Structure 窗口中选定的所有 processes 的名字 指示器 Ready 被预定执行的Process Wait 处理正等待 VHDL 信号或Verilog 线网改变 或等待超时 Done Process has executed a VHDL wait statement without a time-out or sensitivity list ModelSim产品简介（13） Signals 窗口 紧跟Structure窗口 显示Structure窗口的当前层HDL项的名称和值 层次 - (+)可展开的, (-)已展开的 VHDL 信号,Verilog 线网, 寄存器变量和已命名的时间