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2017-08-25 发布于上海
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14位20 mss cmos流水线ad转换器 a 14-bit 20 mss cmos pipelined ad converter.pdf

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14位20 mss cmos流水线ad转换器 a 14-bit 20 mss cmos pipelined ad converter

第38卷第3期微电子学 V01．38。No．3 2008年6月删croelectronics Jun．2008 14位20MS／sCMOS流水线A／D转换器孙超1，李冬梅2，刘力源1，李福乐1 (1．清华大学微电子学研究所，北京100084；2．清华大学电子工程系，北京100084) 摘要：介绍了一种14位20MS／sCMOS流水线结构A／D转换器的设计。采用以内建晶体管失配设置阈值电压的差分动态比较器，省去了1．5位流水线结构所需的±0．25％两个参考电平；采用折叠增益自举运算放大器，获得了98dB的增益和900MHz的单位增益带宽，基本消除了运放有限增益误差的影响；采用冗余编码和数字校正技术，降低了对比较器失调的敏感性，避免了余 CMOS工艺，3．3 差电压超限引起的误差。电路采用o．18p．m V电源电压。仿真中，对频率1 85．6dB，ENOB13．92位，SFI)R96．3dB。 MHz、峰值1V的正弦输入信号的转换结果为：SNDR 关键词： A／D转换器；流水线结构；动态比较器；增益自举；数字校正中图分类号：TN79十2 文献标识码：A A14一Bit20 CMOS Converter MS／s A／D Pipelined SUNChao，LI Fule Dongmei，LIULiyuan，LI 100084，P．足GIlina) (1．Imt／tuteofMicroelectronics，TsinghuaUniv．，Be／jing100084；2．Dept．D，Elec．Engineer．，TsinghuaUniv．，Beijing Abstract：14-bit20 CMOS converterwas dynamic MS／s pipelinedA／D presented．Differentialcomparators were setthethreshold mismatchofinter-transistors．Tworeference used，which using voltageby voltages，士O．25 eliminated，whichwere for1．5-bit converter．Fbldedcascade VR，were necessary pipelineA／D gain-boostopera- usedtO dB GBW MHzandreducethefinite tional was actualizeof98 and of900 error．Redun- amplifier gain gain and correction werealsousedtOreducecircuit tO and dancycoding technique se