单精度浮点加法器的fpga实现 implementation of single precision floating point adder based on fpga.pdfVIP

●E置盈瞳E霸 王监董!望焦鏖登盛垫洼矍鱼里呈堡垒塞堡 单精度浮点加法器的FPGA实现 王顺，戴瑜兴 (湖南大学电气与信息工程学院 湖南长沙410082) 摘 要：在FPGA上实现单精度浮点加法器的设计，通过分析实数的IEEE754表示形式和IEEE754单精度浮点的存 储格式，设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程，依据此算法处理流程划分的各个处理模块 便于流水设计的实现。所以这里所介绍的单精度浮点加法器具有很强的运算处理能力。 关键词：IEEE 754；单精度浮点；加法运算；FPGA 中图分类号：TP368．1 文献标识码：B 文章编号：1004—373X(2009)08—008一03 on of Precision PointAdderBasedFPGA Implementation Floating Single WANGShun，DAI Yuxing ofElectricalandImformation，Hunan (College University，Changsha，410082，China) form Abstract：Aof adderbasedonFPGAis the ofrealnumber designsingleprevisionfloatingpoint presented，byanalysing formedonIEEE754 formatofIEEE754 arithmeticwhichis to andthe addition easy storage singleprecisionfloatingpoint，the pmcess realized FPGAis forward，theofmodulebasedonthearithmeticfacilitatestherealizationof byusing put split process pipeline has the adder designing，SOsingleprecisionfloatingpoint powerfuloperationprocessability． floatingpoint；addition；FPGA Keywords：IEEE754；singleprecision 图像处理通常采用软件或者数字信号处理器 浮点运算部件事实上的工业标准。一个实数V在IEEE (DSP)实现。如果利用软件实现．运行时会耗费较多的 PC资源，而且算法越复杂时耗费的资源就越多，对于 如下： 需要高速处理的情况不适用；而如果采用DSP实现，提 高并行性的同时指令执行速度必然会提高，较高的指令 1)，对于数值0的符号位特殊处理。 速度可能导致系统设计复杂化，并增加功耗和成本。新 1≤M2或0≤M1。