x像素测试阶段报告.PPT

16x2像素测试阶段报告 韩立镪 2012.4.15 一.测试流程进一步完善 固定光强，改变积分时间 固定积分时间，改变光强 #22的1号像素为例，对于第二种方法，曲线在低信号区域可以更方便的多取样点，且更加线性 采用固定积分时间方法优点2： 避免FPGA开关拨动(改变积分时间)，这样可能对测试环境产生意外影响，产生暴走点 对于外接ADC offset的测试完善 经过反复测试，ADC offset对于环境极其敏感，而其测量值的偏差会直接引起PTC曲线的平移，引起参数计算误差 同一天上下午的测量，环境温度均在21.5℃左右 时间段1 1058.4 1058.5 1058.5 1058.6 时间段2 1062.4 1062.5 1062.5 1062.6 同一时间段，但芯片没有稳定工作10分钟以上，连续采样 样本1 1058.4 1058.5 1058.5 1058.6 样本2 1056.5 1056.6 1056.6 1056.7 样本3 1054.4 1054.5 1054.5 1054.5 *以上每个样本均采样1000次，数据取自#18号芯片1~4号像素 综上： 每块芯片的测量，光响应和ADC offset要成组连续测量，一一对应，不可分开测，中途不可打开暗箱 光源设置一定准确：1是光源仪器数值，2是芯片距光源距离 二.测试数据分析以及启示 A、2号像素不同工艺下FD+SF电容值的大偏差 电容 fF 像素号 2号像素电容测试值3种工艺条件下偏差可达50%，远超过其他像素的偏差 分别为: 11.91,18.76,16.46 fF 具体版图对比 二号像素 一号像素 FD SF 若不考虑电容非线性，两种结构的FD pn结电容与SF栅电容之和相等 但实际PN结电容随电压降低而增大 SF栅电容随电压降低而减小 #18#21#22对应2号像素阱容量分别为： 1744、3908、19633 综合阱容量考虑：若光信号较弱，即信号电压与复位电压相差不大，SF栅电容非线性将非常明显，影响像素性能 计算值与测试值比较 设计电容公式：0.55xSFD+0.45xCFD+1.2fF 其中1.2fF代表0.6x1um2源跟随器等效电容 对比计算值与实际测试值*： *计算值已乘一个0.85的SF增益 fF 其中红圈代表计算值与实际值差别较大，尤其是2号像素，其源跟随器电容比例很大，1、7号也是如此。 主要由源跟随器电容的超出预期的非线性引起 B.#18与#22工艺阱容量的预测偏差 #18、#22工艺区别在于栅前一次的CPI注入剂量 CPI1 CPI2 #18:3e12 #22:4e12 阱容量(e) vs. 像素号 测试结果表明：#22阱容量均大于#18 区域A 区域B CPI1对阱容量影响初步分析 对于区域A，CPI增加会帮助耗尽PD n型区域，提高阱底 对于区域B，CPI增加会降低其电势，即增加电子通道的势垒 减小阱容量 增加阱容量 而仿真软件结果：#18工艺阱容量应大于#22，即前者对其影响大 C.#22工艺设置初衷 #22增加CPI1剂量为减小暗电流 1 2 3 4 5 6 7 8 9 10 12 15 16 #22暗电流_21.5℃(e/s) 2345 3665 13078 21197 19150 7956 2456 17305 6838 3264 17807 132465 81421 #18暗电流_22℃(e/s) 5910 8298 20093 26369 26106 16165 5197 17820 11934 6455 24432 42964 29445 初步测试结果表明，#22暗电流性能要优于#18 但是测试结果的稳定性很差，对各种因素非常敏感，所以#22相比#18的优越性仍需要反复测试验证 综合阱容量与暗电流性能，#22皆优于#18，之后流片可以考虑以#22的CPI1剂量为标准，甚至增加 *思比科有5e12的工艺流片 D.关于Hot Pixel 以前10种像素为例 虽然工艺条件不一样，但是暗电流也应符合对应的量级关系。 红色框内暗电流明显比同种工艺条件下的其它值大一个量级；而对比其它工艺条件下，10号像素的暗电流应该小很多。有理由认为这个像素是个例，构成一个Hot Pixel，在暗光条件下会形成亮点。 从版图看#22 10号像素 栅为N型，推测其对对版误差更敏感 比如对于CPI1，向上、左、右偏皆会使区域B的P型掺杂减少，成为潜在的暗电流来源 所以非常有必要对像素的稳定性做一个统计 故未来流片，对于同一种结构的像素需要做成32x32或64x64的面阵 E.关于读出噪声测试 以#18为例，若噪声以e-为量纲 若以ADU为量纲 Readnoise(e)K(e/ADU) Readnoise(ADU) 推断噪声主要由外接ADC引起，实际